⏳ RTLA · 时序逻辑建模
入门课程 · 30章完整体系
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01
时序逻辑基础
什么是时序逻辑
组合与时序区别
同步与异步
时钟与复位
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02
触发器原理
D触发器结构
Verilog实现
建立/保持时间
传播延迟
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03
寄存器建模
多位寄存器
移位寄存器
流水线寄存器
寄存器堆
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04
计数器设计
二进制计数器
模N计数器
可逆计数器
分频应用
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05
状态机基础
状态机概念
Moore与Mealy
状态转移图
状态编码
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06
状态机建模
三段式写法
一段式与二段式
常见错误调试
综合优化
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07
有限状态机实例
序列检测器
交通灯控制器
自动售货机
CPU控制单元
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08
同步FIFO设计
FIFO工作原理
空满标志
读写指针同步
深度计算
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09
异步FIFO设计
跨时钟域同步
格雷码指针
亚稳态处理
Verilog实现
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10
时钟域交叉(CDC)
单比特同步器
多比特同步
握手协议
FIFO应用
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11
时序约束入门
时钟约束
输入延迟
输出延迟
时序例外
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12
静态时序分析基础
建立时间分析
保持时间分析
时序路径分类
最差路径
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13
时序优化技术
流水线插入
寄存器平衡
逻辑复制
关键路径优化
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14
低功耗时序设计
时钟门控
数据门控
多电压域
动态频率调节
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15
可测试性设计(DFT)
扫描链原理
边界扫描
内建自测试
测试覆盖率
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16
时序仿真与验证
功能与时序仿真
后仿真
时序收敛检查
波形分析
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17
Verilog时序建模进阶
阻塞与非阻塞
延迟控制
事件控制
force与release
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18
SystemVerilog时序特性
always_ff/comb
SVA基础
覆盖组
随机化约束
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19
时序逻辑综合
综合流程
综合约束
综合策略
网表分析
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20
时序逻辑在FPGA中的应用
FPGA架构
时序资源
时序约束
实现流程
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21
时序逻辑在ASIC中的应用
标准单元库
时钟树综合
布局布线
时序签收
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22
多周期路径与伪路径
多周期约束
伪路径约束
异步时钟组
时序例外综合
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23
时钟抖动与偏移
抖动来源
偏移类型
抖动影响
抖动预算
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24
片上变化(OCV)
OCV概念
分析方法
裕量计算
先进OCV
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25
时序收敛策略
收敛流程
修复方法
迭代优化
检查清单
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26
时序建模工具入门
PrimeTime
Tempus
时序报告解读
调试技巧
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27
项目实战1 · SPI从机
SPI从机接口
时序分析
时序约束
时序优化
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28
项目实战2 · UART收发器
UART设计
波特率生成
时序分析
时序约束
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29
项目实战3 · I2C控制器
I2C时序要求
时序建模
时序验证
约束
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30
综合项目 · RISC-V处理器
简单处理器
时序分析
时序优化
时序签收
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