📘 异质集成 · 全案

从设计到量产
🔬 30章 完整路径 ⚡ Chiplet · 2.5D/3D
🧑‍🎓 风格 · 活力色系
01
  • 什么是异质集成
  • 为什么需要异质集成
  • 异质集成 vs 传统SoC
  • 技术演进路线图
02
  • 晶圆键合技术
  • TSV技术
  • 微凸点技术
  • 直接/金属/混合键合
03
  • 系统需求到GDSII
  • EDA工具链概览
  • 关键设计节点
04
  • 功能分区策略
  • 芯片拆分原则
  • Die-to-Die接口
  • UCIe/BoW/HBM
05
  • 热源建模
  • 热阻网络分析
  • 散热方案
  • 热应力仿真
06
  • PDN网络建模
  • IR Drop分析
  • 去耦电容布局
  • 多电压域协同
07
  • 高速信号建模
  • 串扰分析
  • S参数提取
  • 均衡技术
08
  • Die级布局规划
  • Bump map设计
  • RDL走线策略
09
  • TSV阵列设计
  • 中介层设计
  • 桥接芯片设计
10
  • DRC/LVS检查
  • 天线效应检查
  • 密度检查
  • 金属填充策略
11
  • 跨Die时序建模
  • 时钟树综合
  • 时序约束
  • STA分析
12
  • 边界扫描JTAG
  • 内置自测试BIST
  • Known Good Die
13
  • 电迁移EM分析
  • 应力迁移SM
  • 热循环可靠性
  • 湿度敏感度
14
  • PDK组件介绍
  • 工艺参数建模
  • 设计规则解读
  • PDK验证
15
  • 电-热-力耦合
  • 仿真流程
  • 工具选择
  • 结果解读
16
  • 2.5D/3D封装
  • Fan-Out WLP
  • EMIB / CoWoS / InFO
17
  • 硅光子集成
  • 毫米波天线
  • 射频前端模组
18
  • HBM接口设计
  • DDR5/LPDDR5
  • NAND Flash堆叠
  • 存算一体
19
  • CPU+GPU+NPU
  • Chiplet互连协议
  • 缓存一致性协议
20
  • ADC/DAC集成
  • 电源管理IC
  • 传感器融合
  • MEMS集成
21
  • 晶圆级测试
  • 封装级测试
  • 系统级测试SLT
  • 良率分析
22
  • 代工厂选择
  • 封装厂选择
  • IP授权模式
23
  • NRE/制造成本
  • 测试成本
  • 良率影响
  • TCO模型
24
  • 概念到量产阶段
  • 关键评审点TR
  • 风险管理
25
  • 高性能计算Chiplet
  • 设计实例
26
  • 应用处理器异质集成
  • 设计实例
27
  • 自动驾驶异质集成
  • 设计实例
28
  • Chiplet标准化
  • UCIe 2.0/3.0
  • 光学I/O
  • 量子计算集成
29
  • 翘曲控制
  • 界面空洞
  • 热失配
  • 测试覆盖率不足
30
  • 技能树
  • 学习路径
  • 行业认证
  • 社区资源