- FPGA架构简介
- FPGA在金融交易中的角色
- 低延迟交易系统架构概览
- Vivado/Quartus安装
- 开发板选型 (Xilinx Alveo/Intel Arria)
- License配置
- 模块与端口
- 数据类型 (wire/reg)
- 组合逻辑 (assign/always)
- 时序逻辑 (always @(posedge clk))
- 状态机设计
- Testbench编写
- 订单簿数据结构 (LOB)
- 撮合引擎逻辑
- 价格时间优先原则
- BRAM与URAM使用
- 双端口RAM实现
- FIFO设计模式
- HLS与RTL对比
- C/C++转Verilog
- pragma指令
- AXI4-Stream
- AXI4-Lite
- AXI4-Full
- 握手信号
- 硬件哈希表
- CAM内容可寻址存储器
- Bloom Filter
- ChipScope/SignalTap使用
- ILA核
- VIO核
- 时序约束 (XDC/SDC)
- 时钟域交叉 (CDC)
- 多周期路径
- RISC-V软核在交易中的应用
- CXL互连
- AI辅助交易