从Verilog到RISC-V处理器实现全流程

📚 共计 30 章节

Verilog基础与数字设计入门

Verilog历史、模块结构、数据类型、操作符、组合逻辑建模 (assign/always)

组合逻辑模块

时序逻辑与有限状态机

寄存器建模、阻塞与非阻塞赋值、同步/异步复位、FSM (Moore/Mealy) 设计与编码风格

Verilog仿真与测试平台

Testbench结构、initial/always块、$display/$monitor、波形查看 (VCD)、基本仿真流程

RISC-V指令集架构概览

RISC-V起源与设计哲学、指令格式 (R/I/S/B/U/J)、寄存器约定、特权级简介

RV32I基础整数指令集 (上)

算术运算 (ADD/SUB/ADDI)、逻辑运算 (AND/OR/XOR)、移位指令 (SLL/SRL/SRA)

RV32I基础整数指令集 (下)

加载与存储 (LB/LH/LW/LBU/LHU, SB/SH/SW)、分支指令 (BEQ/BNE/BLT/BGE...)、跳转 (JAL/JALR)

处理器微架构概述

单周期 vs 多周期 vs 流水线、数据通路与控制通路、经典5级流水线 (IF/ID/EX/MEM/WB)

流水线数据通路

取指阶段 (IF) 设计

PC寄存器、指令存储器接口、地址生成、分支预测基础 (静态预测)

译码阶段 (ID) 设计

指令译码逻辑、立即数生成单元、寄存器文件读取、控制信号生成

译码立即数

执行阶段 (EX) 设计

ALU设计 (算术/逻辑/移位/比较)、分支条件判断、数据前馈 (Forwarding) 基础

访存阶段 (MEM) 设计

数据存储器接口、加载/存储控制、字节使能生成、非对齐访问处理

访存字节使能

写回阶段 (WB) 设计

结果选择逻辑 (ALU结果/存储器数据/PC+4)、寄存器文件写入控制

写回寄存器

流水线冒险与解决 (上)

结构冒险 (资源冲突)、数据冒险 (RAW/WAR/WAW)、插入气泡与转发技术

流水线冒险与解决 (下)

控制冒险 (分支预测失败)、分支预测技术 (静态/动态)、预测错误恢复机制

控制冒险预测

RISC-V单周期处理器实现

整体数据通路集成、控制单元真值表、Verilog顶层模块连接、仿真验证

单周期控制单元

RISC-V 5级流水线处理器 (基础版)

流水线寄存器插入 (IF/ID, ID/EX, EX/MEM, MEM/WB)、数据转发网络实现

流水线寄存器转发

RISC-V 5级流水线处理器 (完整版)

分支预测器 (BTB+2-bit饱和计数器)、加载-使用冒险处理、异常与中断入口

存储层次与Cache设计基础

Cache原理 (直接映射/组相联/全相联)、写策略 (写直达/写回)、替换算法 (LRU)

总线协议与SoC集成

AXI4-Lite握手协议、外设映射 (UART/GPIO/Timer)、地址译码与片选逻辑

中断与异常处理

RISC-V机器模式异常委托、mtvec/mepc/mcause寄存器、中断控制器 (PLIC) 设计要点

指令集扩展 (M扩展)

乘除法指令 (MUL/MULH/DIV/REM)、流水线实现、多周期乘法器设计

M扩展乘法器

指令集扩展 (F扩展)

单精度浮点指令、FPU基本架构、浮点加法/乘法流水线

多核与一致性基础

多核互联拓扑 (Mesh/Ring)、缓存一致性协议 (MSI/MESI)、原子指令 (LR/SC)

低功耗设计技术

时钟门控、操作数隔离、多电压域、功耗分析工具 (PrimeTime PX) 使用

低功耗时钟门控

可测试性设计 (DFT)

扫描链插入、边界扫描 (JTAG)、内建自测试 (BIST)、ATPG基础

逻辑综合与时序约束

Synopsys DC综合流程、时序约束 (create_clock/set_input_delay/set_output_delay)、综合策略

形式验证与等价性检查

Formality使用流程、RTL-to-Gate等价性检查、常见问题调试

形式验证Formality

后端实现与物理设计

布局规划 (Floorplan)、标准单元放置 (Placement)、时钟树综合 (CTS)、布线 (Routing)

静态时序分析 (STA)

PrimeTime时序报告解读、建立时间/保持时间检查、时序修复方法

芯片测试与Bring-up

ATE测试向量生成、芯片上电流程、调试技巧 (逻辑分析仪/示波器)、回归测试策略