01
数字逻辑基础
从0和1到数字世界，FPGA是什么，为什么需要FPGA，与ASIC/CPU/GPU的区别
概念导论
02
FPGA内部结构
CLB、LUT、FF、BRAM、DSP、可编程互连资源
架构硬件
03
开发环境搭建
Vivado/Quartus安装，Verilog vs VHDL，第一个工程
工具入门
04
Verilog基础语法 (上)
模块定义、端口、数据类型、参数化设计
语法Verilog
05
Verilog基础语法 (中)
连续赋值、过程块、阻塞与非阻塞、敏感列表
语法时序
06
Verilog基础语法 (下)
运算符、条件/循环语句、generate
语法逻辑
07
组合逻辑设计
门电路、MUX、编码器/译码器、加法器、比较器
组合基础
08
时序逻辑设计
D触发器、计数器、分频器、移位寄存器
时序寄存器
09
状态机设计
Moore/Mealy、三段式、状态编码、序列检测器
FSM实战
10
存储器设计
单/双口RAM、ROM、同步/异步FIFO、深度计算
存储FIFO
11
时钟与复位
时钟域、同步/异步复位、亚稳态、门控时钟
时钟可靠性
12
数字信号处理基础
原码/反码/补码、定点数、有符号运算、流水线
DSP算法
13
接口协议 (上)
UART、SPI (模式0-3)、I2C 协议与实现
通信外设
14
接口协议 (下)
AXI4-Stream、AXI4-Lite、AXI4-Full 读写通道
总线AMBA
15
时序分析基础
建立/保持时间、时序路径、约束入门
时序约束
16
仿真与验证
Testbench、任务/函数、文件读写、波形查看
仿真验证
17
综合与实现
RTL综合、资源/时序报告、网表仿真
综合实现
18
IP核使用
Clocking Wizard、Block Memory、FIFO、DDS
IP效率
19
高级设计技巧
跨时钟域、格雷码、握手、异步FIFO深度
进阶CDC
20
低功耗设计
时钟门控、操作数隔离、多电压域、功耗分析
低功耗优化
21
可测试性设计
扫描链、JTAG、BIST、ATE向量
DFT测试
22
高速设计
SerDes、LVDS、DDR接口、眼图与抖动
高速接口
23
FPGA调试技巧
ChipScope/SignalTap、ILA、VIO、断点调试
调试工具
24
项目实战：数字时钟
含闹钟、秒表功能
实战综合
25
项目实战：简易CPU
五级流水线：取指、译码、执行、访存、写回
CPU流水线
26
项目实战：图像采集与显示
OV5640摄像头 + HDMI显示
图像摄像头
27
项目实战：以太网通信
UDP协议栈实现
网络UDP
28
项目实战：神经网络加速器
卷积、池化、全连接层实现
AI加速
29
项目实战：SDRAM控制器
初始化、刷新、读写状态机
存储控制器
30
项目总结与进阶
设计方法论、Git、团队协作、学习资源、职业发展
总结职业