01
数字逻辑基础与Verilog初识
从晶体管到逻辑门 · 组合/时序逻辑 · Verilog概述 · 半加器模块
入门组合逻辑
02
Verilog语法核心（一）
模块/端口 · wire/reg/integer · parameter · assign/always
语法建模
03
Verilog语法核心（二）
阻塞/非阻塞 · always详解 · if-else/case · for/generate
时序过程块
04
组合逻辑电路设计
MUX · 编码/译码 · 加法器 · 乘法器 · ALU设计
组合运算
05
时序逻辑电路设计
触发器/锁存器 · 寄存器/移位 · 计数器 · 分频器
时序时钟
06
有限状态机（FSM）
Moore/Mealy · 状态编码 · 三段式 · 序列检测器
FSM控制
07
存储器设计与IP核使用
单/双口RAM · FIFO · ROM/LUT · 原语与IP核
存储IP
08
仿真与验证基础
Testbench · 时钟/复位 · $display · 文件读写 · 波形调试
仿真调试
09
时序分析与约束
建立/保持时间 · 时钟偏斜 · create_clock · STA概念
时序约束
10
综合与实现
逻辑综合 · RTL到网表 · 面积/速度 · 布局布线 · 比特流
综合实现
11
RISC-V架构概述
ISA概念 · 发展史 · 指令格式 · 特权架构
架构RISC-V
12
RISC-V整数指令集（RV32I）
算术/逻辑/移位 · 分支 · 加载/存储 · 系统指令
指令集RV32I
13
RISC-V汇编编程
汇编器/链接器 · 调用约定 · 栈帧 · 混合编程
汇编软件
14
处理器微架构基础
单周期架构 · 数据通路 · 控制单元 · 处理器实现
微架构单周期
15
流水线技术
五级流水线 · 冒险分类 · 数据前推
流水线性能
16
解决流水线冒险
Stall · 分支预测 · 延迟槽 · 乱序执行概念
冒险优化
17
存储层次与总线
Cache · 写策略 · AHB/AXI · 总线互联
存储总线
18
中断与异常处理
RISC-V异常 · M-mode · PLIC/CLINT · 上下文切换
中断系统
19
SoC架构与片上互联
SoC组成 · 总线矩阵 · GPIO/UART/SPI · 地址映射
SoC外设
20
FPGA上的RISC-V SoC实现
搭建SoC · 集成核/总线 · 外设IP · 比特流验证
FPGA集成
21
Verilog实现RISC-V核心（一）
取指单元IFU · 指令存储器 · PC逻辑 · 分支目标
取指IFU
22
Verilog实现RISC-V核心（二）
译码ID · 立即数生成 · 寄存器文件 · 控制信号
译码RegFile
23
Verilog实现RISC-V核心（三）
执行单元EX · ALU · 分支判断 · 乘除法器
执行ALU
24
Verilog实现RISC-V核心（四）
访存MEM · 数据存储器 · 加载/存储 · 字节对齐
访存MEM
25
Verilog实现RISC-V核心（五）
写回WB · 结果选择 · 流水线寄存器 · 顶层集成
写回顶层
26
RISC-V处理器验证
验证环境 · 随机测试 · 定向用例 · 覆盖率
验证测试
27
性能优化与面积权衡
关键路径 · 流水线深度 · 多发射 · 资源共享
优化面积
28
低功耗设计技术
时钟门控 · 操作数隔离 · 多电压域 · FPGA低功耗
低功耗门控
29
高级主题：向量/加密扩展
V扩展 · K扩展 · 安全 · 开源核对比
扩展安全
30
项目实战：RISC-V微型计算机
需求分析 · 模块划分 · 系统集成 · FPGA上板调试
实战项目