01
RISC-V前世今生
从x86/Arm的垄断到开源指令集的破局，RISC-V设计哲学与模块化特性。
架构开源
02
开发环境全景
RISC-V工具链(GCC/LLVM)、仿真环境(Verilator/Iverilog)、FPGA综合工具(Vivado/Quartus)协同工作流。
工具链环境
03
RISC-V GNU工具链编译
从源码构建riscv-gnu-toolchain，配置Newlib与Linux模式，解决常见编译错误。
GCC编译
04
Rocket Chip生成器
Chisel语言基础，用Rocket Chip生成SoC，配置L1/L2 Cache与总线。
ChiselSoC
05
Verilator仿真加速
将Rocket Chip输出为C++模型，编写Verilator测试平台，对比RTL仿真速度提升。
仿真加速
06
Vivado工程集成
将RISC-V Core打包为IP核，在Vivado中例化，连接DDR4与UART外设。
VivadoIP核
07
软硬件协同调试
OpenOCD + GDB连接FPGA上的RISC-V，断点调试、内存查看、寄存器分析。
调试OpenOCD
08
FreeRTOS移植
在RISC-V上移植FreeRTOS，任务调度、中断管理、临界区保护。
RTOS移植
09
Linux内核启动
Buildroot构建根文件系统，U-Boot引导Linux，在FPGA上运行嵌入式Linux。
Linux启动
10
自定义指令扩展
在RISC-V Core中添加自定义算数指令，修改编译器后端支持新指令。
扩展编译器
11
性能分析工具
使用Spike模拟器进行指令级性能分析，统计CPI与Cache命中率。
性能Spike
12
FPGA原型验证
将RISC-V设计部署到Xilinx FPGA，通过ILA抓取内部信号验证时序。
验证ILA
13
功耗优化
RISC-V的WFI指令与时钟门控，在FPGA上实测动态功耗降低。
低功耗WFI
14
安全扩展
物理内存保护(PMP)配置，实现用户态与机器态的隔离。
安全PMP
15
向量扩展（V扩展）
使用RVV 1.0指令集，在FPGA上加速矩阵乘法。
向量RVV
16
多核RISC-V
通过TileLink一致性总线连接多个Rocket Core，实现缓存一致性。
多核一致性
17
调试接口规范
RISC-V Debug Specification 0.13实现，JTAG DTM与DM模块设计。
调试JTAG
18
FPGA Bitstream加密
保护RISC-V Core IP核，使用AES-256加密Bitstream。
加密安全
19
HLS加速
用Vivado HLS将C函数转为RISC-V自定义加速器，通过MMIO通信。
HLS加速器
20
实时操作系统对比
FreeRTOS vs Zephyr vs RT-Thread在RISC-V上的性能对比。
RTOS对比
21
RISC-V虚拟化
Hypervisor扩展实现，在FPGA上运行多个Guest OS。
虚拟化Hypervisor
22
AI推理部署
TinyML模型量化，在RISC-V上运行TensorFlow Lite Micro。
AITinyML
23
RISC-V调试工具链
Segger J-Link对RISC-V的支持，Trace功能分析代码执行流。
调试J-Link
24
FPGA动态部分重载
通过PR区域动态切换RISC-V Core配置，实现功能热插拔。
PR动态重载
25
RISC-V合规性测试
运行RISC-V Architecture Test Suite，确保指令实现正确。
测试合规
26
混合精度计算
在RISC-V上实现bfloat16与FP8，用于深度学习推理。
精度bfloat16
27
RISC-V与AI加速器
将NPU通过AXI总线挂载到RISC-V SoC，协同完成推理任务。
NPUAI
28
开源EDA工具链
使用OpenROAD对RISC-V进行ASIC综合，对比FPGA实现结果。
EDAOpenROAD
29
RISC-V在航天中的应用
EDAC与TMR技术，在FPGA上实现抗辐射RISC-V。
航天抗辐射
30
项目实战
从零搭建RISC-V SoC，运行CoreMark跑分，输出完整工程与报告。
实战CoreMark