FPGA与RISC-V联合开发环境搭建指南
📚 共计 30 章节
01
课程导论与目标
FPGA与RISC-V联合开发的价值 · 课程大纲概览 · 学习目标与前置知识要求
导论
全景
02
RISC-V架构基础
指令集架构概述 · 模块化设计理念 · 基础整数指令集RV32I
架构
RV32I
03
FPGA基础与选型
工作原理 · 主流厂商与芯片选型 · 开发板推荐
硬件
选型
04
Vivado开发环境安装
安装详解 · 许可证配置 · 工具链介绍
Vivado
Xilinx
05
Quartus Prime开发环境安装
安装与配置 · ModelSim集成 · 设备支持包
Quartus
Altera
06
RISC-V工具链搭建 (GCC)
GNU工具链编译安装 · 交叉编译器配置 · 环境变量
工具链
GCC
07
RISC-V仿真环境搭建
Spike模拟器 · Proxy Kernel · Boot Loader配置
仿真
Spike
08
Verilog基础与RTL设计
语法速览 · 组合与时序逻辑 · 模块化设计
Verilog
RTL
09
FPGA基础外设驱动
LED、按键、UART驱动 · 仿真测试 · 上板验证
外设
UART
10
RISC-V软核处理器介绍
主流开源软核对比 · 选型建议
软核
Rocket
VexRiscv
11
PicoRV32软核移植 (上)
架构分析 · 源码获取 · Vivado IP核创建
PicoRV32
移植
12
PicoRV32软核移植 (下)
顶层连接 · 时钟复位 · 综合实现
PicoRV32
实现
13
RISC-V程序加载与启动
Bootloader设计 · 程序加载 · 内存映射
启动
Bootloader
14
AXI总线协议基础
AXI4-Stream / AXI4-Lite · 握手时序 · Verilog示例
AXI
总线
15
自定义RISC-V协处理器 (上)
接口设计 · 自定义指令编码 · Verilog框架
协处理器
自定义
16
自定义RISC-V协处理器 (下)
主核通信 · 仿真验证 · FPGA上板测试
验证
上板
17
RISC-V与FPGA联合仿真
Verilator联合仿真 · 波形调试 · 性能分析
Verilator
仿真
18
Vivado逻辑分析仪 (ILA) 调试
ILA IP配置 · 触发条件 · 片上调试
ILA
调试
19
RISC-V程序性能优化
编译器优化 · 循环展开 · 内存访问优化
性能
优化
20
FPGA资源优化技巧
逻辑单元优化 · BRAM/DSP策略 · 时序收敛
资源
时序
21
协同设计案例 (一) GPIO控制器
PicoRV32 GPIO设计 · C程序控制LED
GPIO
案例
22
协同设计案例 (二) UART通信
UART控制器设计 · RISC-V与PC串口通信
UART
串口
23
协同设计案例 (三) SPI Flash
SPI控制器设计 · 程序固化与自启动
SPI
固化
24
协同设计案例 (四) 简易SoC
RISC-V SoC设计 · 集成RAM与外设总线
SoC
集成
25
FreeRTOS在RISC-V上的移植
源码获取 · RISC-V端口配置 · 任务调度验证
FreeRTOS
移植
26
RISC-V与FPGA调试接口
JTAG调试 · OpenOCD配置 · GDB实战
JTAG
OpenOCD
27
性能评估与基准测试
CoreMark移植 · Dhrystone测试 · 数据分析
CoreMark
基准
28
常见问题与排错指南
工具链 · 时序 · 程序加载 · 调试技巧汇总
排错
FAQ
29
项目实战：智能传感器采集 (上)
系统架构设计 · 外设集成
项目
传感器
30
项目实战：智能传感器采集 (下)
软件编写 · 系统联调 · 成果展示
联调
展示