01
DFT概述
什么是可测试性设计（DFT）· 为什么需要DFT · DFT在芯片设计流程中的位置 · DFT三大核心（扫描链、边界扫描、BIST）
核心概念入门
02
测试基础理论
故障模型（Stuck-at, Transition, Bridging）· 测试覆盖率 · ATPG基本原理 · 故障仿真
理论ATPG
03
扫描链设计基础
扫描触发器原理 · 扫描链插入流程 · 扫描使能（Scan Enable）控制 · 扫描时钟域划分
扫描链基础
04
扫描链综合与实现
DC/Genus中扫描链插入命令 · 扫描链 stitching（缝合）· 时序约束 · 验证
综合EDA
05
ATPG与测试向量生成
TetraMAX/TestMAX工具 · 向量生成流程 · 压缩/不压缩模式 · STIL/WGL格式
ATPG向量
06
扫描链调试与诊断
扫描链失效分析 · 诊断流程 · Tester日志分析 · 常见故障定位方法
调试诊断
07
边界扫描（JTAG）
IEEE 1149.1标准 · TAP控制器 · 指令/数据寄存器 · 边界扫描链插入与验证
JTAG标准
08
BIST（内建自测试）
Memory BIST原理 · Logic BIST原理 · BIST控制器设计 · 测试流程
BIST内建
09
Memory BIST实战
MBIST架构 · March算法（C+, 13N）· 插入流程 · 仿真验证
MBIST算法
10
Logic BIST实战
LBIST架构 · PRPG与MISR原理 · 插入流程 · 覆盖率分析
LBISTPRPG
11
测试压缩技术
测试数据压缩原理 · X-tolerance与X-masking · 压缩解压缩架构 · 压缩率与覆盖率权衡
压缩X-masking
12
DFT时钟与复位设计
测试模式时钟树 · 扫描时钟生成与门控 · 测试复位策略 · CDC处理
时钟复位
13
低功耗DFT设计
功耗感知扫描链 · 测试模式功耗控制 · Power Gating交互 · 低功耗ATPG
低功耗Power
14
层次化DFT设计
模块级 vs 芯片级 · 层次化扫描链 · 层次化BIST · 测试调度
层次化模块
15
DFT与物理设计的交互
对布局布线影响 · 扫描链物理约束 · CTS协调 · IR Drop分析
物理设计IR Drop
16
测试接口与协议
IEEE 1500 · TAM · Test Wrapper · 芯粒（Chiplet）测试接口
接口Chiplet
17
ATE测试与量产
ATE基本原理 · 测试程序开发 · 良率分析 · 测试时间优化
ATE量产
18
DFT验证与仿真
测试模式功能仿真 · 扫描链仿真 · BIST仿真 · 形式化验证
验证仿真
19
DFT脚本自动化
Tcl脚本应用 · DFT流程自动化 · 报告生成 · 回归测试
脚本Tcl
20
DFT设计检查与评审
DFT规则检查（DRC）· 评审清单 · 常见错误 · 文档规范
DRC评审
21
先进工艺下的DFT挑战
FinFET影响 · 测试电压/温度变化 · 工艺偏差 · 7nm/5nm策略
先进工艺FinFET
22
3D IC与异构集成测试
3D堆叠测试挑战 · TSV测试 · Interposer测试 · 异构DFT方案
3D ICTSV
23
汽车电子DFT
ISO 26262功能安全 · 在线测试 · LBIST应用 · 故障覆盖率要求
汽车功能安全
24
AI芯片的DFT设计
神经网络加速器测试 · 大规模并行DFT · AI芯片BIST · AI驱动优化
AI神经网络
25
DFT项目管理
DFT计划制定 · 团队协作 · 里程碑与交付物 · 质量度量
管理流程
26
DFT案例分析（一）
SoC完整DFT流程 · RTL到测试向量 · 问题与解决方案 · 经验总结
案例SoC
27
DFT案例分析（二）
高性能CPU DFT · 扫描链优化 · BIST与功能测试平衡 · 性能权衡
案例CPU
28
DFT前沿技术
机器学习在DFT · 自适应测试 · 大数据良率分析 · 未来趋势
前沿ML
29
DFT工具深入
Synopsys DFT Compiler · Cadence Genus DFT · Mentor Tessent · 工具对比与选型
工具EDA
30
DFT面试与职业发展
核心技能 · 常见面试题 · 职业路径 · 学习资源推荐
面试职业