01
RISC-V前世今生
指令集架构简史 · RISC-V诞生背景与哲学 · 为什么是RISC-V？
起源设计哲学
02
指令集基础
RV32I基础整数指令集 · 寄存器模型 · 指令编码格式 R/I/S/U/B/J
编码寄存器
03
算术逻辑单元 (ALU) 设计
加法器 · 减法器 · 逻辑运算 · 移位器 · 比较器硬件实现
硬件运算
04
流水线基础
单周期与多周期 · 经典5级流水线 IF/ID/EX/MEM/WB · 冒险概述
流水线冒险
05
流水线数据冒险
数据相关与前递(Forwarding) · 插入气泡(Stall) · 代码调度
前递气泡
06
流水线控制冒险
分支预测基础 · 静态/动态预测 · 2位饱和计数器 · BTB
分支预测BTB
07
存储层次 (一)
SRAM与DRAM · Cache原理(直接/组相联/全相联) · 写策略
Cache写策略
08
存储层次 (二)
替换算法(LRU/伪LRU/随机) · Victim Cache · 预取技术
替换预取
09
异常与中断
RISC-V异常处理 · M-mode · 异常向量表 · mtvec/mepc
异常特权
10
特权架构
M/S/U特权级 · PMP · 地址翻译与分页 Sv32/Sv39/Sv48
分页PMP
11
多周期乘法与除法
乘除法硬件 · Booth算法 · 恢复/非恢复除法 · 流水线化
乘法除法
12
浮点单元 (FPU) 基础
IEEE 754 · 单/双精度指令 · FPU加法/乘法硬件设计
浮点IEEE754
13
SIMD与向量扩展
RISC-V V扩展 · 向量寄存器 · 向量化编程 · 与ARM SVE对比
向量SIMD
14
总线与互联
TileLink · AXI4 · 片上网络(NoC) · 多核互联拓扑
总线NoC
15
多发射与乱序执行
超标量 · Issue Queue · ROB · 物理寄存器重命名
乱序超标量
16
分支预测进阶
TAGE预测器 · 循环预测器 · RAS · 预测器更新策略
TAGERAS
17
存储一致性
顺序一致性(SC) · TSO · RVWMO · Fence指令详解
一致性Fence
18
缓存一致性
MESI · MOESI · 目录式 · 嗅探协议 · RISC-V扩展
MESI一致性
19
非阻塞Cache
MSHR · 写缓冲 · 按需填充 · 关键字优先
非阻塞MSHR
20
TLB设计
TLB结构(全相联/组相联) · 缺失处理 · 超级页 · TLB预取
TLB页表
21
硬件预取器
流预取器 · 步长预取器 · 最佳预取距离 · 污染控制
预取步长
22
功耗与热管理
动态/静态功耗 · 时钟门控 · 电源门控 · DVFS · 休眠指令
功耗DVFS
23
调试与追踪
Debug Spec · JTAG · 硬件断点 · ETM
调试JTAG
24
安全扩展
PMP · 指针认证(Zicfiss) · 控制流完整性(Zicfilp) · RoT
安全PMP
25
形式验证与仿真
SAIL/ASL · 随机指令生成(Torture) · UVM验证环境
验证UVM
26
开源RISC-V核实战 (一)
Rocket Chip · Chisel生成 · L1 Cache · FPU集成
RocketChisel
27
开源RISC-V核实战 (二)
BOOM架构解析 · 与Rocket对比 · 乱序执行
BOOM乱序
28
开源RISC-V核实战 (三)
SweRV EH系列 · CVA6 (Ariane) 架构特点
SweRVCVA6
29
SoC集成
总线矩阵 · DMA · UART/SPI/I2C · PLIC/CLINT
SoC外设
30
未来趋势
AI加速器 · Chiplet/UCIe · 自定义扩展 · 基金会路线图
趋势Chiplet