01
RISC-V架构概述
发展历史、设计哲学、指令集模块化特性、与ARM/x86对比分析
基础对比
02
AXI协议基础
通道架构、握手协议(VALID/READY)、突发传输、乱序与ID管理
核心握手
03
RISC-V总线接口标准
TileLink协议、总线桥接方案、系统总线拓扑结构设计
标准桥接
04
AXI-Lite接口实战
寄存器配置接口、单次读写时序、状态机与仿真验证
实战Lite
05
AXI-Full接口实战
突发读写控制器、地址对齐与边界、数据重排与字节掩码
Full突发
06
RISC-V Core与AXI互联
Core接口信号映射、访存请求转换、多主设备仲裁
互联仲裁
07
AXI互联网络设计
Crossbar架构、地址解码与路由、多从设备选择逻辑
网络Crossbar
08
低功耗总线设计
时钟门控策略、AXI低功耗接口(LPI)、动态频率缩放
低功耗LPI
09
总线性能分析
延迟与吞吐量建模、带宽计算、关键路径优化
性能建模
10
AXI验证方法学
UVM验证组件、协议检查器、覆盖率驱动验证
UVM验证
11
RISC-V SoC总线架构
典型SoC总线布局、高速/低速外设隔离、一致性管理
SoC架构
12
原子操作与一致性
LR/SC指令、AMO操作、缓存一致性(TileLink Cached)
原子一致性
13
中断控制器总线接口
PLIC与CLINT设计、中断传递机制、多核中断路由
中断PLIC
14
DMA控制器AXI接口
描述符链、二维传输、带宽控制与优先级管理
DMA描述符
15
外设总线桥接
APB/AHB桥接、寄存器切片、跨时钟域同步处理
桥接跨时钟
16
总线安全与隔离
物理内存保护(PMP)、IOMMU设计、安全域隔离
安全PMP
17
调试接口总线设计
JTAG/DMI桥接、调试模块访存、断点与单步执行
调试JTAG
18
多核缓存一致性总线
MESI/MOESI协议、监听过滤器、目录协议实现
缓存MESI
19
总线时序收敛
综合约束、多周期路径、异步FIFO设计要点
时序约束
20
AXI QoS机制
服务质量等级、优先级仲裁、带宽预留与流量整形
QoS仲裁
21
RISC-V向量扩展与总线
向量访存模式、步长访问、分段加载/存储
向量RVV
22
FPGA原型验证
AXI IP核集成、时序约束、在线调试与性能测量
FPGA原型
23
总线错误处理
SLVERR/DECERR响应、超时机制、错误恢复策略
错误恢复
24
高级互联拓扑
环形总线、网格网络、NoC（片上网络）基础
拓扑NoC
25
RISC-V AI加速器总线
高带宽需求、张量传输优化、定制DMA设计
AI加速器
26
总线性能调优
流水线深度优化、写合并、读预取策略
调优流水线
27
开源RISC-V总线项目
Rocket Chip、SweRV EH1、CVA6总线分析
开源项目
28
AXI协议演进
AXI4 vs AXI5、ACE协议、CHI协议简介
演进CHI
29
总线设计自动化
寄存器生成工具、总线互联生成器、时序分析脚本
自动化脚本
30
综合项目实战
从零搭建RISC-V SoC总线系统、功能验证与性能评估
项目综合