01
RISC‑V与Vivado概述
RISC‑V指令集架构简介 · Vivado开发环境介绍 · 为什么需要联合仿真 · 典型工作流程
基础概念
02
搭建RISC‑V软核工程
创建RISC‑V处理器工程 · 添加IP核与约束文件 · 综合与实现基本步骤
工程Vivado
03
RISC‑V GCC工具链安装与配置
GCC交叉编译工具链下载安装 · 环境变量设置 · 编译选项详解
工具链环境
04
编写第一个RISC‑V裸机程序
启动代码与链接脚本 · 简单C程序(点灯) · 编译生成.elf与.hex
裸机点灯
05
Vivado仿真环境配置
创建仿真约束文件 · 设置仿真顶层 · 添加RISC‑V处理器仿真模型
仿真配置
06
使用Vivado XSim进行基础仿真
启动仿真 · 添加波形信号 · 运行仿真与查看结果
XSim波形
07
RISC‑V处理器内部信号解读
取指 · 译码 · 执行 · 访存 · 写回各阶段信号分析
微架构信号
08
联合仿真调试流程
加载.elf到仿真存储器 · 设置仿真时间与断点 · 观察处理器行为
调试断点
09
使用Tcl脚本自动化仿真
Tcl基础语法 · 编写自动化仿真脚本 · 批量运行测试用例
Tcl自动化
10
波形调试进阶技巧
信号分组与颜色标记 · 光标与测量工具 · 保存/加载波形配置
波形效率
11
RISC‑V程序反汇编分析
使用objdump生成反汇编 · 对照源码与汇编 · 定位问题
反汇编调试
12
存储器映射与数据流调试
查看指令/数据存储器内容 · 验证加载与存储指令
存储器数据流
13
中断与异常调试
RISC‑V中断机制简介 · 仿真中触发中断 · 观察异常处理流程
中断异常
14
外设模型仿真
添加UART/GPIO外设模型 · 编写外设驱动测试程序 · 验证外设交互
外设UART
15
性能分析
统计指令执行周期 · 分析流水线停顿 · 识别性能瓶颈
性能流水线
16
覆盖率分析
代码覆盖率与功能覆盖率 · 在Vivado中收集覆盖率数据 · 分析未覆盖区域
覆盖率验证
17
多核RISC‑V调试
多核启动流程 · 核间通信验证 · 同步与互斥调试
多核同步
18
使用Vivado Logic Analyzer调试
集成逻辑分析仪 · 设置触发条件 · 捕获实时数据
逻辑分析仪硬件
19
硬件协仿真
仿真与FPGA原型验证结合 · 部分/全速运行切换 · 调试硬件问题
协仿真FPGA
20
常见仿真错误与解决方法
仿真时间过长 · 波形文件过大 · 仿真崩溃等处理
排错经验
21
RISC‑V指令集扩展调试
自定义指令仿真验证 · 检查指令编码与执行结果
扩展自定义
22
低功耗仿真
RISC‑V处理器功耗管理 · 时钟门控与电源域仿真 · 功耗分析
低功耗时钟门控
23
使用SystemVerilog断言验证
编写断言检查处理器行为 · 仿真中触发断言 · 调试断言失败
断言SVA
24
回归测试与持续集成
搭建自动化回归测试环境 · 编写测试用例 · 集成到CI/CD流程
CI/CD回归
25
调试RISC‑V启动代码
Bootloader仿真 · 从Flash加载程序 · 验证启动流程
启动Bootloader
26
操作系统移植调试
FreeRTOS/RT-Thread仿真 · 任务切换与调度验证 · 系统调用调试
RTOS移植
27
浮点运算单元仿真
FPU指令仿真验证 · 浮点精度分析 · 异常处理
FPU浮点
28
Cache一致性调试
Cache模型仿真 · 一致性协议验证 · 性能影响分析
Cache一致性
29
安全特性调试
物理内存保护(PMP)仿真 · 安全启动验证 · 隔离机制调试
安全PMP
30
综合案例：RISC‑V SoC联合仿真调试实战
从需求分析到仿真验证完整流程 · 常见问题总结与调试技巧分享
实战SoC