01
行情解析概述
FPGA在金融交易中的角色 · 硬件加速必要性 · 低延迟高吞吐数据特点
概念背景
02
FPGA基础回顾
LUT · 触发器 · BRAM · DSP基本概念
LUTFFBRAM
03
开发环境搭建
Vivado/Quartus安装 · ModelSim/VCS配置 · Git版本管理
工具环境
04
Verilog基础 (上)
模块化设计 · 组合逻辑 assign/always@(*) · 时序逻辑
组合时序
05
Verilog基础 (下)
状态机FSM · 参数化parameter · 生成语句generate
FSM参数化
06
行情数据协议解析
UDP/IP精简 · MAC帧结构 · L1/L2字段提取
协议MAC
07
UDP卸载引擎 (UOE)
为什么需要UOE · 架构设计 · 校验和计算验证
UOE卸载
08
MAC层处理
CRC校验 · 前导码检测 · 帧过滤 (MAC/以太网类型)
CRC过滤
09
IP层处理
IP头解析 · 分片重组 · TTL处理
IP分片
10
UDP层处理
端口过滤 · UDP长度校验 · 数据载荷提取
UDP校验
11
行情数据缓存策略
FIFO同步/异步 · 乒乓操作 · BRAM配置技巧
FIFO乒乓
12
行情解码模块设计
二进制协议解码(Step/OUCH) · ASCII协议(FIX/FAST)
解码FIX
13
FAST协议解析 (上)
FAST模板 · 操作符 · 字段编码 ASCII/Byte
FAST模板
14
FAST协议解析 (下)
增量更新 · 序列化 · 复位处理
增量序列
15
行情快照与增量合并
快照缓存 · 增量应用逻辑 · 时序冲突解决
快照合并
16
订单簿维护 (上)
数据结构(价格队列/数量聚合) · Level 2更新
订单簿L2
17
订单簿维护 (下)
价格排序(硬件排序网络) · 并发访问控制
排序并发
18
行情分发接口
PCIe DMA · AXI4-Stream · 用户态驱动交互
PCIeDMA
19
时序分析与优化
关键路径 · 流水线插入 · 寄存器平衡 Retiming
时序Retiming
20
资源优化技巧
逻辑复用 · BRAM折叠 · DSP共享 · 面积换速度
优化资源
21
仿真与验证策略
Testbench设计 · 覆盖率收集 · 形式化验证入门
仿真验证
22
硬件调试方法
ChipScope/SignalTap · ILA配置 · VIO调试
调试ILA
23
性能评估指标
吞吐量(Gbps) · 延迟(纳秒) · 资源利用率
性能指标
24
多通道行情处理
通道绑定 · 时间戳对齐 · 数据重排序
多通道对齐
25
安全与风控
数据源认证 · 序列号校验 · 异常数据过滤
安全风控
26
低延迟设计模式
推测执行 · 旁路路径 · 关键信号优化
低延迟推测
27
案例实战 (一)
从网口到应用层的完整行情解析链路搭建
实战链路
28
案例实战 (二)
基于Xilinx Alveo U250的行情加速卡实现
U250加速卡
29
案例实战 (三)
延迟对比: FPGA vs 软件网卡 vs 内核旁路
对比延迟
30
课程总结与展望
FPGA量化交易未来 · 异构计算 · CXL/OpenCAPI
展望异构