01
行情解析加速器概述
为什么需要硬件加速 · FPGA在金融领域的优势 · 课程目标与学习路径
概览金融
02
FPGA基础回顾
查找表(LUT) · 触发器(FF) · 块内存(BRAM) · DSP基本原理
基础硬件
03
开发环境搭建
Vivado/Quartus安装 · 仿真工具配置 · Git与项目结构规范
工具环境
04
硬件描述语言核心
Verilog/VHDL语法速览 · 组合与时序逻辑 · 状态机设计模式
HDL设计
05
行情数据协议解析
FIX/FAST协议 · 二进制数据流解析 · UDP/TCP网络层处理
协议网络
06
高速网络接口设计
10G/25G Ethernet MAC · UDP/IP协议栈FPGA实现 · ARP与ICMP
高速MAC
07
数据包捕获与过滤
精确时间戳(PTP) · MAC地址过滤 · IP白名单 · 端口过滤
过滤时间戳
08
应用层协议解析
订单簿增量更新 · 行情快照处理 · 消息重组
应用层订单簿
09
流水线架构设计
经典五级流水线 · 数据冒险与解决 · 控制冒险与分支预测
流水线架构
10
并行处理技术
数据并行与任务并行 · SIMD在FPGA中的应用 · 多通道并行解析
并行SIMD
11
FIFO与跨时钟域
异步FIFO设计 · 格雷码同步 · 多比特信号同步器
FIFO跨时钟
12
状态机优化
单进程与双进程状态机 · One-hot vs Binary · 状态机安全性
FSM优化
13
时序分析与约束
建立时间与保持时间 · XDC/SDC约束 · 时序收敛技巧
时序约束
14
资源优化策略
逻辑复用 · BRAM配置技巧 · DSP资源节省 · 面积与速度权衡
资源优化
15
低延迟设计技巧
关键路径优化 · 寄存器平衡(Retiming) · 流水线深度选择
低延迟时序
16
调试与验证
仿真波形分析 · ChipScope/SignalTap · 硬件调试流程
调试验证
17
测试平台搭建
SystemVerilog验证 · 随机测试 · 覆盖率驱动验证
测试SV
18
性能基准测试
延迟测量方法 · 吞吐量测试 · 抖动分析 · 与CPU/GPU对比
性能基准
19
内存管理
BRAM与DRAM选择 · 数据缓存策略 · 乒乓操作(Ping-Pong)
内存缓存
20
哈希查找引擎
哈希函数选择 · 冲突处理 · CAM(内容可寻址存储器)实现
哈希CAM
21
排序网络
排序网络原理 · Batcher奇偶归并排序 · FPGA实现优化
排序网络
22
树形数据结构
二叉树 · 堆 · 优先队列硬件实现 · 订单簿管理
树数据结构
23
多播与广播处理
IGMP协议 · 多播组管理 · 数据分发架构
多播广播
24
安全与风控
行情数据校验 · 异常检测 · 熔断机制 · 合规日志
安全风控
25
系统集成
PCIe接口 · DMA传输 · 主机驱动开发 · 用户态与内核态交互
集成PCIe
26
时钟与复位策略
全局时钟网络 · 时钟门控 · 异步复位同步释放
时钟复位
27
功耗优化
动态功耗管理 · 时钟使能 · 门控时钟 · 低功耗模式
功耗低功耗
28
可维护性设计
参数化设计 · 代码规范 · 文档生成 · 版本控制
维护规范
29
案例实战
从零搭建股票行情解析加速器 · 性能调优全过程
实战案例
30
前沿趋势
SmartNIC · DPU · CXL互连 · AI辅助FPGA设计 · 未来展望
前沿趋势