01
硬件化动机
为什么要把交易算法跑在FPGA上？从延迟、确定性、吞吐量三个维度分析软件 vs 硬件的本质差异。
延迟确定性吞吐量
02
FPGA基础架构
查找表(LUT)、触发器(FF)、块内存(BRAM)、DSP切片——这些基本单元如何构成可编程逻辑。
LUTBRAMDSP
03
硬件描述语言选型
Verilog vs VHDL vs HLS (High-Level Synthesis)，各自的优缺点及适用场景。
VerilogVHDLHLS
04
开发环境搭建
Vivado/Quartus安装、许可证配置、第一个LED闪烁工程的完整流程。
VivadoQuartusLED
05
组合逻辑与时序逻辑
阻塞赋值与非阻塞赋值的区别，同步设计中的亚稳态问题。
阻塞赋值亚稳态
06
有限状态机(FSM)
Mealy与Moore状态机，如何用状态机实现一个简单的交易逻辑控制器。
MealyMoore控制器
07
流水线设计
为什么流水线能提高吞吐量？经典的五级流水线在交易算法中的应用。
吞吐量五级流水
08
数据路径设计
定点数 vs 浮点数，在FPGA中如何高效实现加减乘除运算。
定点数浮点数运算
09
FIFO与跨时钟域
异步FIFO的设计要点，处理不同时钟域之间的数据交换。
异步FIFO跨时钟域
10
AXI4总线协议
AXI4-Stream、AXI4-Lite、AXI4-Full，如何用AXI连接IP核。
AXI4-StreamLiteFull
11
IP核集成
Xilinx/Intel官方IP核的使用，自定义IP核的封装与调用。
IP核封装调用
12
仿真与验证
Testbench编写、波形分析、覆盖率驱动的验证方法。
Testbench波形覆盖率
13
时序约束
如何编写XDC/SDC文件，setup/hold时间分析，常见的时序违例修复方法。
XDCsetup/hold时序修复
14
资源优化
面积与速度的权衡，资源共享技术，查找表与DSP的合理分配。
面积速度资源共享
15
低延迟网络栈
UDP/TCP卸载引擎，MAC层与PHY层的硬件实现。
UDPTCP卸载MAC
16
市场数据解析
ITCH/OUCH协议解析器的硬件实现，从比特流到订单簿的实时构建。
ITCHOUCH订单簿
17
订单簿硬件化
如何用BRAM和CAM实现高效的限价订单簿，支持O(1)的查询与更新。
BRAMCAMO(1)
18
信号生成
移动平均线、布林带、RSI等经典指标的硬件流水线实现。
移动平均布林带RSI
19
策略引擎
将简单的均值回归策略映射到FSM，处理信号生成与风控逻辑。
均值回归FSM风控
20
风险管理
硬件级别的止损、限仓、自成交预防，比软件快几个数量级。
止损限仓自成交预防
21
回测加速
用FPGA并行加速蒙特卡洛模拟，将回测时间从小时级压缩到分钟级。
蒙特卡洛并行加速
22
PCIe接口
DMA传输，如何让FPGA与主机CPU高效通信。
PCIeDMA通信
23
固件升级
通过SPI Flash或PCIe远程更新FPGA比特流，实现不停机升级。
SPI Flash远程更新比特流
24
调试技巧
ChipScope/SignalTap逻辑分析仪的使用，硬件断点与触发条件设置。
ChipScopeSignalTap断点
25
性能基准测试
如何测量端到端延迟，纳秒级精度的时间戳打点方法。
延迟测量时间戳纳秒
26
案例研究1：做市商策略
一个简单的做市商策略的完整硬件实现流程。
做市商硬件实现
27
案例研究2：统计套利
统计套利策略的硬件加速，多资产并行计算。
统计套利多资产并行
28
混合架构
FPGA+CPU+GPU的异构计算，如何分工协作达到最优性价比。
FPGACPUGPU异构
29
部署与运维
FPGA在交易所机房的部署要点，散热、功耗与稳定性。
部署散热功耗
30
未来趋势
RISC-V软核、OpenCL、OneAPI对交易算法硬件化的影响。
RISC-VOpenCLOneAPI