01
异构计算概述
FPGA+CPU架构优势 · 交易低延迟需求 · 课程目标与路径
架构低延迟
02
开发环境搭建
Vivado/Quartus安装 · C++/Python环境 · PCIe通信库
工具链PCIe
03
FPGA基础回顾
Verilog/VHDL速览 · 组合时序逻辑 · 状态机设计
Verilog状态机
04
CPU基础回顾
C++内存管理 · 多线程pthread/C++11 · DPDK基础
多线程DPDK
05
交易系统架构
订单簿数据结构 · 撮合引擎逻辑 · 行情流处理
订单簿撮合
06
FPGA与CPU通信机制
PCIe DMA · AXI总线 · 共享内存设计
DMAAXI
07
FPGA端行情解析
以太网MAC · UDP/IP硬件实现 · 行情过滤
MACUDP
08
CPU端行情处理
多线程接收 · 内存池管理 · 低延迟日志
内存池日志
09
订单簿硬件加速
Order Book快照 · 价格档位更新 · 深度合并
硬件加速快照
10
撮合引擎硬件化
价格时间优先 · 并行比较器 · 结果回传
并行撮合
11
FPGA端风控模块
资金校验 · 订单频率限制 · 黑白名单
风控过滤
12
CPU端策略引擎
策略信号生成 · 订单管理 · FPGA交互
策略交互
13
低延迟网络栈
TCP/IP offload · RoCE简介 · 硬件加速
RoCEOffload
14
时钟同步与时间戳
PTP硬件实现 · 高精度时间戳 · 时序一致性
PTP时间戳
15
FPGA调试技巧
ChipScope/SignalTap · 仿真波形 · 时序排查
调试时序
16
CPU性能优化
Cache友好 · 分支预测 · SIMD指令集
CacheSIMD
17
系统集成测试
联合仿真 · 硬件在环HIL · 延迟/吞吐量基准
HIL基准
18
内存一致性模型
缓存一致性 · 写/读屏障 · 原子操作
一致性屏障
19
硬件描述语言进阶
SystemVerilog接口 · 参数化 · 生成语句
SV参数化
20
高级FPGA设计
HLS入门 · 流水线 · 资源优化
HLS流水线
21
CPU端高级特性
NUMA感知 · CPU亲和性 · 大页内存
NUMA大页
22
交易协议详解
FIX解析 · Binary协议(OUCH) · 自定义协议
FIXOUCH
23
FPGA实现FIX引擎
标签解析 · 校验和 · 会话管理
FIX引擎硬件
24
回测系统搭建
FPGA加速回测 · CPU框架 · 结果分析
回测加速
25
实盘部署
FPGA板卡选型 · 服务器配置 · 网络拓扑
部署拓扑
26
监控与运维
温度/功耗监控 · CPU指标 · 告警系统
监控告警
27
安全与容错
配置加密 · 看门狗 · 双机热备
加密容错
28
案例实战1
基于FPGA的极速行情转发系统
实战行情转发
29
案例实战2
FPGA加速的统计套利策略
实战统计套利
30
课程总结与展望
异构计算趋势 · 学习资源 · 社区与职业
总结职业