01
期货行情解析的挑战与FPGA的机遇
为什么CPU/GPU不够用？FPGA在低延迟交易中的核心优势。
概览低延迟
02
开发环境搭建
Vivado/Vitis HLS安装、FPGA开发板选型（Xilinx Alveo系列）、JTAG调试链路配置。
工具链硬件
03
行情数据协议基础
CTP与FIX/FAST协议对比，数据包结构解析（消息头、消息体、校验和）。
CTPFAST
04
硬件描述语言速通（Verilog）
模块化设计、组合逻辑与时序逻辑、阻塞与非阻塞赋值，为FPGA开发热身。
Verilog基础
05
高精度时钟与复位设计
全局时钟网络、异步复位同步释放、时钟域划分（行情接收域、解析域、分发域）。
时钟复位
06
千兆/万兆以太网MAC层设计
RGMII接口时序、MAC帧过滤（只接收UDP/组播行情包）、CRC校验硬件实现。
以太网MAC
07
UDP/IP协议栈硬件卸载
ARP、IP、UDP头部解析，校验和计算，将网络层数据直接送入FIFO。
UDP卸载
08
行情数据链路层对齐
字节对齐、位对齐，处理包边界（SOF/EOF），解决跨时钟域数据同步问题。
对齐CDC
09
应用层协议解析（CTP）
解析交易日、更新时间、合约代码，提取最新价、成交量、持仓量等核心字段。
CTP解析
10
应用层协议解析（FAST）
模板ID匹配、字段解码（ASCII/BCD）、增量更新与重置逻辑。
FAST解码
11
深度行情快照合成
买卖十档盘口数据重组，时间戳精度校准（硬件PTP时间戳），生成统一的行情快照结构体。
快照PTP
12
流水线架构设计
将解析流程拆分为5级流水线（接收、解析、校验、合成、分发），分析每级延迟预算。
流水线延迟
13
FIFO与缓冲策略
异步FIFO深度计算、几乎满/空标志位使用、防止数据溢出导致丢包。
FIFO缓冲
14
状态机设计
主控状态机（IDLE、PARSE、CHECK、SEND），异常状态处理（包错误、超时）。
FSM异常
15
数据校验与纠错
CRC32硬件加速、序列号连续性检查、重传请求机制（硬件NACK）。
CRC纠错
16
多合约并行解析
利用FPGA并行性，同时解析多个合约（如IF、IC、IH），共享MAC/UDP模块。
并行多合约
17
时序约束与优化
创建输入/输出延迟约束、多周期路径约束，使用Vivado时序报告分析WNS。
时序约束
18
资源优化技巧
DSP48用于价格计算、BRAM用于查找表、减少LUT使用率的编码风格。
DSP48BRAM
19
仿真验证策略
编写SystemVerilog testbench，使用DPI-C注入真实CTP数据包，波形调试。
仿真DPI-C
20
硬件调试实战
ChipScope ILA抓取内部信号，分析解析状态机跳转是否正确，定位数据错位问题。
ILA调试
21
性能基准测试
测量端到端延迟（网口到解析输出），对比纯软件方案（C++），展示纳秒级优势。
延迟基准
22
与主机通信（PCIe）
XDMA IP核配置、DMA描述符环、将解析后的行情数据通过DMA推送到主机内存。
PCIeDMA
23
用户态驱动开发
基于libxdma的C库，实现mmap零拷贝，在用户态直接读取行情数据。
驱动零拷贝
24
行情数据分发
通过共享内存或UDP组播将FPGA解析后的数据分发给多个交易策略进程。
分发组播
25
热更新与重配置
部分重配置（PR）技术，在不重启系统的情况下更新解析逻辑。
PR热更新
26
监控与统计
硬件计数器统计收包率、解析错误率、延迟分布，通过AXI-Lite寄存器上报。
监控AXI-Lite
27
容错与高可用
双FPGA热备方案、看门狗定时器、自动复位与状态恢复。
容错高可用
28
案例实战：中金所沪深300股指期货（IF）
从网口抓包到策略端接收的全流程演示。
IF实战
29
案例实战：上期所黄金期货（AU）
处理不同交易所的协议差异。
AU协议差异
30
总结与展望
FPGA在量化交易中的未来（AI推理加速、期权定价），课程资源与社区推荐。
展望AI