AI IP开发：神经网络加速器与张量处理单元设计

📚 共计 30 章节

从GPU到专用加速器的演进，神经网络加速器的市场格局与未来趋势。

神经网络基础

卷积、池化、全连接、激活函数（ReLU/Sigmoid）的数学原理与硬件映射。

卷积激活函数

数据流架构

输入固定、权重固定、输出固定、行固定四种数据流，硬件优缺点。

数据流架构

脉动阵列 (Systolic Array)

经典矩阵乘法加速器设计，一维与二维脉动阵列微架构。

脉动阵列矩阵乘

存储层次设计

全局缓冲区、寄存器文件与数据复用策略。

片上网络 (NoC)

环形、网格、树形拓扑，路由算法与拥塞控制。

量化与压缩

INT8/INT4量化原理，剪枝与权重共享的硬件加速方案。

稀疏性加速

零值跳过 (Zero-Skipping) 与稀疏矩阵乘法器设计。

Winograd卷积加速

Winograd算法原理，F(2x2,3x3)与F(4x4,3x3)硬件实现。

FFT卷积加速

快速傅里叶变换在卷积中的加速原理，复数乘法器硬件设计。

Transformer加速器

自注意力机制硬件加速，Softmax与LayerNorm近似计算。

Transformer注意力

可重构架构

粗粒度可重构阵列 (CGRA) 设计，动态配置与数据流重映射。

存算一体技术

SRAM/ReRAM存算一体单元，模拟计算与ADC设计。

存算一体ADC

HBM与3D堆叠存储，近存计算架构带宽优化。

RISC-V向量扩展

V扩展指令集在AI加速中的应用，向量加载/存储与掩码操作。

自定义指令集

专用AI指令设计，矩阵乘、卷积、池化等微码。

指令集微码

编译器前端

TVM与MLIR算子调度，计算图优化与内存规划。

编译器后端

代码生成与指令调度，循环分块 (Tiling) 与流水线 (Pipelining)。

代码生成流水线

仿真与验证

SystemC/TLM建模，RTL仿真与形式化验证方法。

FPGA原型验证

Xilinx/Altera FPGA部署，时序约束与资源优化。

物理设计基础

综合、布局布线、时钟树综合 (CTS)。

低功耗设计

时钟门控、电源门控、DVFS在AI芯片中的应用。

安全与可信

侧信道攻击防御，模型窃取防护，可信执行环境 (TEE)。

多芯片互联

Chiplet架构，UCIe/BoW标准，片间互连延迟与带宽优化。

边缘AI加速器

低功耗设计，微控制器级神经网络 (TinyML) 硬件支持。

云端AI加速器

大规模并行架构，多核互连与负载均衡。

自动驾驶AI芯片

功能安全 (ISO 26262)，实时性保障，冗余设计。

自动驾驶功能安全

AI加速器基准测试

MLPerf、EEMBC等基准，PPA评估方法。

开源AI加速器项目

Gemmini、Systolic Array Generator等开源框架实践。

光子计算、量子神经网络、类脑计算对AI加速器的影响。