CPLD在数据采集系统中的应用设计
📚 共计 30 章节
01
CPLD概述
CPLD的发展历史 · 与FPGA区别 · 数据采集优势
基础
概念
02
CPLD硬件架构
逻辑宏单元 · 可编程互连线 · I/O · 时钟资源
架构
硬件
03
开发环境搭建
Quartus II安装 · License配置 · 第一个工程
工具
环境
04
Verilog基础（一）
模块结构 · 数据类型 · 运算符 · assign
语法
入门
05
Verilog基础（二）
always块 · 阻塞/非阻塞 · 组合与时序逻辑
核心
进阶
06
Verilog基础（三）
参数化设计 · generate · 任务与函数
高级
复用
07
数据采集系统概述
采样定理 · ADC选型 · 信号调理 · 指标
系统
理论
08
ADC接口设计（一）
并行ADC时序 · 数据锁存 · FIFO缓冲
接口
并行
09
ADC接口设计（二）
串行ADC(SPI) · 状态机设计
SPI
状态机
10
ADC接口设计（三）
高速ADC(LVDS) · SERDES技术
高速
LVDS
11
时钟管理
PLL配置 · 全局时钟 · 跨时钟域同步
时钟
同步
12
数据存储设计
片内FIFO · 双口RAM · SDRAM控制器
存储
FIFO
13
数据预处理
数字滤波(均值/中值) · 数据抽取 · 触发
算法
滤波
14
控制逻辑设计
启动/停止 · 采样率切换 · 通道选择
控制
状态机
15
通信接口（一）
UART异步串口 · 波特率发生器
UART
串口
16
通信接口（二）
SPI主从模式 · 多设备级联
SPI
级联
17
通信接口（三）
I2C总线控制器 · EEPROM配置读取
I2C
EEPROM
18
通信接口（四）
USB(FT245)并行接口 · 数据上传
USB
FT245
19
系统状态机
主状态机 · 错误处理 · 看门狗定时器
状态机
可靠性
20
功耗优化
时钟门控 · 使能控制 · 低功耗模式
低功耗
优化
21
仿真验证（一）
Testbench · ModelSim · 波形分析
仿真
验证
22
仿真验证（二）
功能仿真 · 时序仿真 · 后仿真
时序
后仿
23
板级调试
JTAG下载 · SignalTap · 在线调试
调试
SignalTap
24
时序约束
时序分析基础 · 建立/保持时间 · 约束文件
时序
约束
25
可靠性设计
三模冗余 · CRC校验 · 状态机容错
可靠性
冗余
26
多通道同步采集
多片ADC同步 · 相位校准 · 数据对齐
同步
多通道
27
实时数据处理
流水线 · 乒乓操作 · 并行处理架构
流水线
高性能
28
上位机通信协议
自定义协议 · 数据帧格式 · 校验机制
协议
上位机
29
系统集成测试
软硬件联调 · 性能测试 · EMC测试
测试
集成
30
项目实战
8通道同步数据采集系统完整设计案例
实战
综合