01
CPLD时序基础
什么是时序分析？为什么CPLD需要时序约束？建立时间与保持时间的概念。
基础建立/保持
02
开发环境搭建
Quartus Prime / Vivado 中针对CPLD的工程设置与时序约束入口。
QuartusVivado
03
时序约束核心文件
SDC文件语法入门，创建时钟、生成时钟、虚拟时钟。
SDC时钟
04
主时钟约束
create_clock 详解，周期、占空比、波形边沿定义。
create_clock
05
生成时钟约束
create_generated_clock，分频、倍频、相移场景下的约束方法。
分频倍频
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输入延迟约束
set_input_delay，理解外部器件与CPLD之间的时序关系。
输入延迟
07
输出延迟约束
set_output_delay，确保数据被外部器件正确捕获。
输出延迟
08
异步复位与置位约束
set_false_path 处理异步复位信号，避免误报时序违规。
false_path异步复位
09
多周期路径约束
set_multicycle_path，用于慢速逻辑或握手信号。
多周期
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最大/最小延迟约束
set_max_delay / set_min_delay，用于跨时钟域或异步信号。
max_delaymin_delay
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时钟分组与跨时钟域
set_clock_groups，处理异步时钟域之间的路径。
时钟分组CDC
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时序例外综合应用
false_path、multicycle_path、max_delay 的组合使用策略。
例外组合
13
时序报告解读
读懂Setup Summary、Hold Summary、Pulse Width Summary。
报告分析
14
关键路径分析
如何从时序报告中定位最差的建立时间/保持时间路径。
关键路径
15
逻辑级数与延迟优化
减少组合逻辑级数，插入寄存器切割长路径。
级数切割
16
扇出与扇入优化
高扇出信号的处理，复制寄存器降低扇出。
扇出复制
17
时钟树优化
CPLD内部时钟资源选择，全局时钟网络与PLL的使用。
时钟树PLL
18
I/O约束与优化
I/O标准选择、驱动强度、压摆率对时序的影响。
I/O驱动
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寄存器复制的艺术
手动复制寄存器解决高扇出和长布线延迟。
复制扇出
20
状态机编码优化
二进制、格雷码、独热码对时序和面积的影响。
状态机编码
21
流水线设计
在组合逻辑中插入流水线寄存器提升最高频率。
流水线频率
22
重定时与寄存器平衡
Retiming技术原理及在CPLD中的适用性。
Retiming
23
面积与速度的权衡
逻辑复制、资源共享、折叠技术在时序优化中的应用。
面积速度
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增量编译与物理约束
LogicLock、增量编译保留时序收敛结果。
增量LogicLock
25
时序收敛方法论
一套系统化的时序收敛流程，从约束到布线。
收敛流程
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实战案例一：SPI接口
SPI接口时序约束与优化，从50MHz到100MHz。
SPI实战
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实战案例二：SDRAM控制器
SDRAM控制器时序约束，解决读写数据眼图问题。
SDRAM眼图
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实战案例三：异步FIFO
异步FIFO设计中的时序约束与跨时钟域处理。
FIFOCDC
29
实战案例四：高速并行总线
高速并行总线（如SRAM接口）的时序收敛全流程。
并行总线SRAM
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课程总结与进阶
时序约束的常见误区、调试技巧与未来趋势。
总结进阶