01
时序收敛概述
什么是时序收敛，为什么时序收敛是芯片后端设计的核心，全流程概览。
概念全流程
02
STA基础理论
建立时间与保持时间，时序路径的四大类型 (reg2reg, reg2out, in2reg, in2out)。
建立/保持路径类型
03
SDC约束编写实战
创建时钟、生成时钟、输入输出延迟约束、伪路径与多周期路径。
SDC约束
04
时序库与工艺角
Liberty库结构，PVT工艺角 (WC, BC, WCL, ML)，OCV与AOCV。
LibertyPVTOCV
05
Floorplan与时序
IO规划对时序的影响，宏单元 (Memory) 的摆放策略，电源网络规划。
FloorplanMemory
06
Placement基础
标准单元摆放，Congestion与时序的权衡，Utilization控制。
标准单元拥塞
07
时钟树综合 (CTS) 实战
时钟树结构，skew与latency的平衡，H-tree与网格时钟。
CTSSkew
08
CTS后的时序优化
时钟树对setup/hold的影响，有用偏差 (Useful Skew) 技术。
Useful Skew优化
09
Routing基础
全局布线 (Global Routing) 与详细布线 (Detail Routing)，布线层与通孔。
Routing全局/详细
10
Routing后的时序修复
SI效应 (串扰)，IR Drop对时序的影响，布线后ECO。
SIIR DropECO
11
Setup时序违例修复
数据路径优化 (Size-up, VT swap, Buffer插入)，逻辑重组。
SetupVT swap
12
Hold时序违例修复
Buffer插入策略，Delay Cell使用，与Setup的Trade-off。
HoldDelay Cell
13
功耗与时序的权衡
动态功耗与漏电功耗，多阈值电压库 (HVT/SVT/LVT) 的选择策略。
功耗多阈值
14
多时钟域与异步处理
CDC同步器，False Path设置，异步FIFO的时序约束。
CDC异步FIFO
15
OCV与Derating
On-Chip Variation原理，Derating因子设置，CRPR/CPPR。
OCVCRPR
16
时序报告解读
PrimeTime/SDC报告分析，Worst Negative Slack (WNS) 与Total Negative Slack (TNS)。
WNSTNS
17
ECO (工程变更指令) 流程
功能ECO与时序ECO，手动ECO与自动ECO工具。
ECO自动/手动
18
层次化设计中的时序收敛
Block-level与Chip-level时序，顶层约束管理。
层次化顶层约束
19
低功耗时序技术
电源关断 (Power Gating)，电压频率缩放 (DVFS)，多电压域。
低功耗DVFS
20
先进工艺节点挑战
FinFET效应，RC寄生参数提取精度，光刻效应。
FinFETRC
21
时序收敛方法论
从RTL到GDS的时序策略，迭代优化流程。
方法论迭代
22
综合阶段的时序优化
逻辑综合与物理综合，综合时的时序约束传递。
综合约束传递
23
物理综合 (Physical Synthesis)
布局感知的综合，时序驱动Placement。
物理综合时序驱动
24
时钟门控与时序
时钟门控 (Clock Gating) 的实现，门控时钟的时序检查。
Clock Gating时序检查
25
复位信号时序
异步复位同步释放，复位树的时序约束。
复位同步释放
26
测试模式下的时序
扫描链 (Scan Chain) 的时序约束，ATPG模式下的STA。
ScanATPG
27
时序收敛脚本自动化
Tcl脚本编写，自动化报告分析，批量修复流程。
Tcl自动化
28
典型项目案例分析
一个28nm项目的时序收敛全过程，遇到的坑与解决方案。
28nm案例
29
时序收敛检查清单
流片前的时序检查项，Sign-off标准。
检查清单Sign-off
30
未来趋势
机器学习在时序收敛中的应用，云端EDA与大规模并行STA。
ML云EDA