01
RTL设计基础
数字电路设计流程概述 · RTL设计方法学 · 组合逻辑与时序逻辑基础
入门核心
02
Verilog HDL核心语法 (上)
模块结构 · 数据类型 · 操作符 · assign语句 · always块
语法必学
03
Verilog HDL核心语法 (下)
阻塞/非阻塞赋值 · 任务与函数 · generate · 系统任务
进阶重点
04
组合逻辑设计实战
多路选择器 · 加法器 · 编码器 · 译码器 · 三态缓冲器
实战基础
05
时序逻辑设计实战
触发器 · 寄存器 · 计数器 · 分频器 · 移位寄存器
时序核心
06
有限状态机 (FSM)
Moore机与Mealy机 · 状态编码 · 三段式写法 · 设计实例
FSM重要
07
同步设计与异步处理
跨时钟域同步 · 单/多比特同步器 · 异步FIFO设计
CDC进阶
08
RTL编码风格与规范
命名规范 · 代码布局 · 注释规范 · 可读性优化
规范习惯
09
可综合与不可综合的RTL
综合概念 · 可综合语法子集 · 不可综合结构 · 仿真与综合区别
理论关键
10
综合工具入门
Synopsys Design Compiler · 工作流程 · 启动退出 · 基本命令
工具DC
11
DC综合脚本基础
Tcl语言入门 · DC常用变量 · 目标库/链接库 · 脚本框架
脚本自动化
12
综合约束 (上)
时序约束基础 · 时钟定义 · 时钟组 · 生成时钟
约束时序
13
综合约束 (下)
输入/输出延迟 · 伪路径 · 多周期路径 · 最大最小延迟
约束进阶
14
综合优化策略
面积优化 · 速度优化 · 功耗优化 · 策略选择
优化PPA
15
综合报告解读
面积报告 · 时序报告 · 功耗报告 · 违例分析与修复
分析调试
16
RTL与综合的交互
代码风格影响 · 资源共享 · 操作符共享 · 流水线设计
技巧实战
17
低功耗RTL设计
时钟门控 · 操作数隔离 · 多阈值电压 · DVFS概念
低功耗节能
18
可测试性设计 (DFT) 基础
扫描链 · BIST · JTAG · ATPG概念
DFT测试
19
静态时序分析 (STA) 入门
STA概念 · 时序路径 · 建立/保持时间 · 时序弧
STA时序
20
形式验证基础
等价性检查 · 模型检查 · 形式验证流程
验证Formal
21
RTL仿真与调试
仿真工具使用 · 波形调试 · 断言 (SVA) 基础
仿真调试
22
综合后仿真
网表仿真 · SDF反标 · 后仿调试技巧
后仿验证
23
逻辑综合进阶
物理综合 · 层次化综合 · 增量综合
进阶综合
24
工艺库与综合
标准单元库 · 工艺角 · PVT条件 · 库特征化
工艺库
25
综合脚本实战
完整综合脚本编写 · 脚本调试 · 脚本优化
脚本实战
26
综合结果分析
关键路径分析 · 扇出优化 · 逻辑深度优化
分析优化
27
RTL设计实例 (上)
SPI接口设计 · UART设计
实例接口
28
RTL设计实例 (下)
I2C控制器设计 · AHB-Slave设计
实例总线
29
综合项目实战
从RTL到网表的完整流程 · 项目文档编写
项目综合
30
课程总结与进阶
常见面试题 · 学习路径推荐 · EDA工具生态
总结职业