从RTL到GDS：数字芯片后端设计实战

📚 共计 30 章节

芯片设计流程概述

从RTL到GDS的完整链路，前端与后端的划分，设计规格书解读。

Linux与EDA工具环境

Linux基础命令，Makefile脚本入门，EDA工具（Synopsys/Cadence）环境配置。

RTL设计与综合概念

Verilog基础回顾，综合的基本概念，逻辑综合与物理综合的区别。

逻辑综合（Synthesis）

DC（Design Compiler）综合流程，读入RTL，设置约束，编译与优化。

综合库与工艺库

目标库、链接库、符号库，工艺库（Liberty）文件解读，PVT条件。

时序约束（SDC）

时钟定义（create_clock），输入输出延迟，伪路径与多周期路径。

综合后检查

综合报告解读（面积、时序、功耗），网表质量检查，形式验证（Formality）入门。

检查Formality

布局规划（Floorplan）

芯片面积估算，IO规划，宏单元（Memory）摆放，电源网络规划。

电源网络设计（Power Planning）

电源环（Power Ring），电源条带（Power Strap），标准单元电源轨（Rail）。

单元放置（Placement）

标准单元放置，拥塞度分析，时序驱动的放置，扫描链重排序。

Placement拥塞

时钟树综合（CTS）

时钟树概念，时钟偏差（Skew）与抖动（Jitter），CTS工具（ICC2/Innovus）流程。

时钟树优化

时钟门控（Clock Gating），多时钟域处理，时钟树质量检查。

布线（Routing）

全局布线（Global Routing）与详细布线（Detail Routing），布线层与通孔，布线规则。

布线后优化

串扰（Crosstalk）修复，天线效应（Antenna Effect）修复，布线拥塞解决。

静态时序分析（STA）

PrimeTime工具使用，建立时间与保持时间检查，时序路径分组。

时序收敛（Timing Closure）

关键路径分析，时序优化策略（尺寸调整、缓冲器插入、逻辑重组）。

功耗分析（Power Analysis）

动态功耗与静态功耗，功耗分析工具（PTPX），低功耗设计技术。

电压降与电迁移分析（IR Drop & EM）

IR Drop分析流程，电迁移规则检查，电源网络优化。

物理验证（Physical Verification）

DRC（设计规则检查），LVS（版图与原理图一致性检查），Antenna检查。

可制造性设计（DFM）

OPC（光学邻近校正），CMP（化学机械抛光）影响，冗余通孔插入。

形式验证（Formal Verification）

等价性检查（LEC），RTL与网表对比，ECO验证。

ECO（工程变更单）

功能ECO与时序ECO，ECO流程，增量实现。

多电压域设计（Multi-Voltage）

电压域划分，电平转换器（Level Shifter），隔离单元（Isolation Cell）。

多电压Level Shifter

层次化设计（Hierarchical Design）

模块划分，顶层与子模块实现，黑盒（Black Box）处理。

层次化黑盒

签核（Signoff）流程

时序签核，功耗签核，物理签核，签核标准与检查清单。

GDS生成与输出

GDS文件格式，StreamOut流程，掩模版（Mask）数据准备。

Tcl脚本在EDA中的应用

Tcl基础语法，常用EDA命令封装，自动化流程脚本。

项目实战：RTL到GDS全流程演练

小型模块全流程演练，常见问题与调试技巧。

先进工艺节点挑战

FinFET工艺特点，7nm/5nm设计规则，先进节点时序与功耗挑战。

职业发展与学习路径

后端工程师技能树，学习资源推荐，面试常见问题。