跨时钟域设计与同步处理
📚 共计 30 章节
01
跨时钟域基础概念
什么是跨时钟域（CDC）、为什么需要CDC处理、CDC问题的本质（亚稳态）
基础
入门
02
亚稳态深入解析
亚稳态定义、产生原因、MTBF计算、亚稳态传播危害
核心
理论
03
单比特同步器设计
双级触发器同步器(2-FF)原理、Verilog实现、适用场景与限制
同步器
Verilog
04
多级同步器设计
三级/四级同步器、MTBF提升原理、何时需要多级同步
进阶
可靠性
05
慢时钟到快时钟同步
慢时钟域信号同步到快时钟域、脉冲展宽技术、Verilog实现
同步
脉冲
06
快时钟到慢时钟同步
快时钟域信号同步到慢时钟域问题、脉冲同步器设计、Verilog实现
脉冲同步
设计
07
结绳同步法（Handshake）
握手协议原理、四相与两相握手、Verilog实现、优缺点分析
握手
异步
08
多比特同步问题
多比特信号同步挑战、总线同步常见错误（格雷码误用）
多比特
总线
09
格雷码（Gray Code）同步
格雷码特性、二进制/格雷码互转、在CDC中的应用
格雷码
编码
10
异步FIFO设计（一）
异步FIFO架构、双端口RAM、读写指针、空满标志判断原理
FIFO
架构
11
异步FIFO设计（二）
格雷码指针同步、空满标志生成逻辑、深度与宽度设计
指针
空满
12
异步FIFO设计（三）
Verilog完整实现、仿真验证、常见bug分析
实现
验证
13
异步FIFO设计（四）
同步FIFO vs 异步FIFO、深度计算、性能优化
对比
优化
14
控制信号同步
使能信号(Enable)、复位信号(Reset)跨时钟域同步、同步/异步复位
控制
复位
15
数据总线同步（一）
数据总线同步挑战、使能同步法(Enable Synchronization)、Verilog实现
总线
使能
16
数据总线同步（二）
握手同步法(Handshake for Bus)、FIFO同步法、选择指南
握手
FIFO
17
时钟门控与CDC
时钟门控(Clock Gating)对CDC的影响、门控时钟同步策略
门控
低功耗
18
复位同步
异步复位同步释放(Synchronized Async Reset)、Verilog实现、复位树设计
复位
同步释放
19
CDC验证方法（一）
形式化验证(Formal)、CDC静态检查工具(SpyGlass CDC等)
验证
静态
20
CDC验证方法（二）
动态仿真方法、随机约束验证、覆盖率驱动验证
仿真
覆盖率
21
CDC验证方法（三）
断言(Assertion)在CDC验证中的应用、SVA示例
断言
SVA
22
常见CDC错误模式
漏同步、组合逻辑同步、扇出问题、反馈路径问题
错误
debug
23
多时钟域设计策略
时钟域划分原则、模块接口设计、同步器放置位置
策略
架构
24
时钟域交叉路径分析
数据路径、控制路径、异步路径的区分与处理
路径
分析
25
低功耗与CDC
多电压域(Multi-Voltage)下的CDC、电平转换器与同步器结合
低功耗
电压域
26
高速CDC设计
高速接口中的CDC挑战、源同步接口(Source Synchronous)的CDC处理
高速
接口
27
异步接口协议
双线握手协议(Two-Wire Handshake)、SPI/I2C等异步协议的CDC处理
协议
SPI
28
跨时钟域设计实例（一）
UART接收器中的CDC设计、波特率时钟与系统时钟同步
UART
实例
29
跨时钟域设计实例（二）
以太网GMII/RGMII接口CDC处理、DDR内存接口CDC
以太网
DDR
30
跨时钟域设计最佳实践
设计规范、代码风格、检查清单、常见面试题解析
规范
面试