Foundry工艺节点选择实操指南
📚 共计 30 章节
01
工艺节点基础概念
什么是nm制程 · 摩尔定律与工艺演进 · 节点命名历史变迁
制程
摩尔定律
02
主流Foundry厂商概览
TSMC · Samsung · Intel · SMIC 工艺路线图对比
代工厂
路线图
03
核心考量因素：PPA & 成本
性能/功耗/面积权衡 · 成本与上市时间
PPA
成本
04
数字逻辑 vs 模拟/混合信号
阈值电压选项 · MIM电容 · 无源器件支持
模拟
混合信号
05
先进工艺节点 (7nm及以下)
FinFET/GAAFET · 漏电/散热/光刻 · AI芯片/CPU
FinFET
GAA
06
成熟工艺节点 (28nm及以上)
平面MOSFET · 成本优势 · IoT/汽车电子
成熟制程
IoT
07
特殊工艺节点
BCD · HV · RF-SOI 用于电源/射频前端
BCD
RF-SOI
08
工艺设计套件 (PDK) 解读
器件模型 · DRC/LVS · Pcell 关键参数
PDK
Pcell
09
设计规则检查 (DRC)
最小线宽/间距 · 金属堆叠 · 通孔规则
DRC
物理验证
10
器件模型与SPICE仿真
BSIM4/BSIM-CMG · Model Card 参数解读
SPICE
BSIM
11
标准单元库与工艺节点
密度/速度/功耗 · LVT/RVT/HVT 选择
标准单元
VT
12
存储器编译器 (Memory Compiler)
SRAM/ROM密度速度 · PPA实例选择
SRAM
编译器
13
I/O库与ESD防护
电压域1.8V/3.3V · ESD窗口 · GPIO选型
ESD
I/O
14
工艺节点与功耗分析
静态/动态功耗 · DVFS · Power Gating
低功耗
漏电
15
工艺节点与信号完整性
RC延迟 · 串扰 · IR Drop · EM/SM可靠性
SI
IR Drop
16
工艺节点与时钟树综合
Skew/Jitter · H-tree · Mesh结构
时钟树
CTS
17
工艺节点与物理验证
LVS · ERC · 天线效应 (ANT) 特殊要求
LVS
ERC
18
可制造性设计 (DFM)
OPC · CMP热点 · 冗余通孔插入
DFM
OPC
19
工艺节点与良率 (Yield)
随机/系统缺陷 · Poisson模型 · 关键面积
良率
缺陷
20
可靠性设计 (DFR)
HCI · NBTI · TDDB 老化效应
可靠性
老化
21
工艺节点选择流程
需求分析 → 候选筛选 → 风险评估 → 决策
流程
决策
22
成本模型与节点选择
掩模/晶圆/测试成本 · NRE与量产分摊
成本
NRE
23
IP复用与工艺节点
硬核/软核IP移植 · 第三方IP生态评估
IP
复用
24
工艺节点与封装技术
CoWoS · InFO · 2.5D/3D · bump pitch
先进封装
CoWoS
25
工艺节点与EDA工具支持
工具版本 · 仿真校准 · PDK兼容性
EDA
工具链
26
工艺节点与车规认证
AEC-Q100 · ISO 26262 · 车规级PDK
车规
AEC
27
射频/毫米波设计节点
28nm RF-SOI · 22nm FD-SOI · 无源Q值
RF
毫米波
28
存储芯片设计工艺
DRAM/NAND专用节点 · 3D NAND · CMOS under Array
存储
3D NAND
29
量子计算/新兴技术
硅基量子点 · 超导工艺 · CMOS兼容性
量子
新兴
30
综合案例实战：AI边缘芯片
PPA需求 → 12nm FinFET / 22nm FD-SOI 决策
实战
AI芯片