01
多芯片封装概述
什么是多芯片封装、为什么需要、与传统单芯片对比、典型应用场景（HPC、AI、手机SoC）
概念应用
02
封装技术基础
引线键合、载带自动键合、倒装芯片技术原理与对比
Wire BondTABFlip Chip
03
2D封装技术
MCM基本结构、基板材料（有机/陶瓷/硅中介层）、2D封装优缺点
MCM基板
04
2.5D封装技术
硅中介层作用、TSV技术原理、典型结构CoWoS
InterposerTSVCoWoS
05
3D封装技术
3D堆叠概念、微凸点与混合键合、散热挑战
3D堆叠Hybrid Bonding
06
扇出型封装 (FOWLP)
扇入/扇出区别、RDL技术、5G/IoT应用
FOWLPRDL
07
嵌入式桥接技术
EMIB原理、与硅中介层对比、Intel应用案例
EMIB桥接
08
芯片间互联协议 (上)
并行总线DDR/HBM、串行高速SerDes/PCIe/CXL基本原理
DDRHBMSerDes
09
芯片间互联协议 (下)
UCIe协议栈、物理层与协议层、生态与未来
UCIeChiplet
10
布局设计基础
芯片放置原则、热源与散热路径、信号流向优化
布局热管理
11
电源完整性 (PI) 设计
PDN设计、去耦电容布局、IR Drop分析与优化
PDNIR Drop
12
信号完整性 (SI) 设计
传输线效应、阻抗匹配、串扰分析、眼图测试
SI眼图
13
热管理设计
热阻模型、散热片/TIM、液冷与风冷方案
散热TIM
14
应力与可靠性设计
CTE匹配、翘曲控制、焊点可靠性（热循环/跌落）
可靠性CTE
15
基板设计基础
层叠结构、走线规则、过孔类型与设计规则
基板Via
16
RDL (再分布层) 设计
工艺与材料、线宽线距规则、扇出型封装应用
RDL扇出
17
TSV (硅通孔) 设计
工艺流程、深宽比与电学特性、布局影响
TSV3D
18
微凸点与混合键合设计
尺寸间距、混合键合工艺优势、对准精度
Micro BumpHybrid
19
EDA工具与设计流程
Cadence APD/SIP、Mentor Xpedition、GDSII/OASIS
EDAAPD
20
协同设计 (Co-Design)
芯片与封装协同、IO规划/Bump分配、时序收敛
Co-DesignIO
21
DDR/HBM内存子系统布局
DDR/HBM物理布局、等长控制、电源去耦
DDRHBM
22
SerDes高速通道布局
差分对布线、串扰隔离、参考平面与回流路径
SerDes差分
23
多芯片时钟分配
时钟树综合(H树/网格)、偏斜控制、低抖动设计
时钟Skew
24
测试与可测性设计 (DFT)
边界扫描JTAG、内置自测试BIST、探针/老化测试
DFTJTAG
25
封装工艺与制造
光刻电镀、键合工艺(热压/超声)、底部填充
工艺Underfill
26
先进封装材料
介电材料ABF/PI、导电材料铜/银烧结、热界面材料
ABFTIM
27
异构集成 (Heterogeneous)
不同工艺节点集成、chiplet理念、标准化与生态
异构Chiplet
28
封装仿真与建模
热仿真(Fluent/Icepak)、应力(Ansys)、电学(HFSS/Sigrity)
仿真Ansys
29
封装测试与良率提升
晶圆级测试、封装后测试、良率分析Pareto/SPC、失效分析X-ray/SEM
良率失效分析
30
未来趋势与挑战
3D IC与Chiplet生态、光子集成、量子计算封装、AI驱动设计自动化
未来量子AI