01
存储控制器概述
存储控制器在SoC中的角色 · 主流存储协议概览（DDR/LPDDR/HBM） · 课程目标与学习路径
概览SoC
02
DDR4/LPDDR4协议基础
命令集（ACT、RD、WR、PRE、REF） · 时序参数（tRCD、tCL、tRP、tRFC） · 状态机与初始化流程
协议时序
03
RTL设计环境搭建
Verilog/VHDL语言选择 · 仿真工具（VCS/Modelsim）配置 · Makefile脚本编写 · 版本管理（Git）规范
环境工具链
04
存储控制器顶层架构设计
控制器模块划分（PHY接口层、命令调度层、数据通路层） · AXI/AHB总线接口设计 · 时钟域与复位策略
架构总线
05
PHY接口层设计（DFI接口）
DFI协议详解 · PHY初始化序列 · 读写数据眼图对齐 · DLL与延时链校准逻辑
PHYDFI
06
命令调度器设计（一）
命令仲裁策略（Round-Robin、优先级调度） · 命令重排序逻辑 · Bank管理与行策略（Open/Close Page）
调度仲裁
07
命令调度器设计（二）
时序检查单元（Timing Checker） · 命令发射窗口计算 · 写数据掩码（DQM）处理 · 读数据返回对齐
时序调度
08
数据通路设计
写数据FIFO与读数据FIFO设计 · 数据掩码（DM）与ECC生成 · CRC校验逻辑 · 数据总线宽度转换
数据FIFO
09
刷新控制器设计
自动刷新（REF）与自刷新（SRE）状态机 · 刷新间隔计数器 · 刷新与读写命令的冲突处理 · 紧急刷新机制
刷新状态机
10
低功耗模式设计
时钟使能（CKE）控制 · 电源Down模式（Precharge PD & Active PD） · 深度睡眠模式（Deep Sleep） · 功耗状态切换序列
低功耗CKE
11
初始化与训练序列
DDR初始化状态机（Reset → CKE → MRS → ZQCL） · 写电平训练（Write Leveling） · 读训练（Read Training） · Vref训练
初始化训练
12
ZQ校准逻辑
ZQ校准命令序列（ZQCL、ZQCS） · 片上终端电阻（ODT）控制 · 阻抗匹配与信号完整性 · 校准状态机实现
ZQ校准
13
ODT（片上终端）控制
ODT动态切换策略 · 写操作ODT与读操作ODT · ODT延迟链 · 多Rank场景下的ODT管理
ODT信号完整性
14
多Rank与多通道设计
Rank选择逻辑 · 片选信号（CS_n）控制 · 通道间独立调度 · 数据总线共享与分离策略
多通道Rank
15
ECC（纠错码）集成
SEC-DED（单纠错双检错）算法 · ECC编码器/解码器RTL实现 · ECC与数据通路的流水线集成 · ECC错误注入测试
ECC可靠性
16
AXI/AHB总线接口适配
AXI4协议关键信号（AW、W、B、AR、R） · Outstanding交易支持 · ID管理 · 突发传输（Burst）与地址对齐
总线AXI
17
时序约束与综合
Synopsys Design Compiler综合脚本 · 时钟约束（Create_clock） · 输入输出延迟约束 · 伪路径与多周期路径设置
综合时序
18
形式验证与等价性检查
RTL与门级网表的形式验证（Formality） · 黑盒与白盒验证策略 · 常见等价性检查失败原因分析
验证Formality
19
仿真验证策略
UVM验证环境搭建 · 直接测试用例（Directed Test）与随机测试（Random Test） · 覆盖率驱动验证（CDV） · 断言（Assertion）编写
UVM覆盖率
20
性能分析与优化
读写延迟（Latency）分析 · 带宽利用率计算 · 命令队列深度优化 · 关键路径时序优化（Pipeline插入）
性能优化
21
DFT（可测试性设计）集成
扫描链（Scan Chain）插入 · 存储器BIST（MBIST）控制器设计 · 边界扫描（JTAG）接口 · 测试模式下的时钟控制
DFTMBIST
22
功耗分析与优化
动态功耗（翻转率）与静态功耗（漏电流） · 门控时钟（Clock Gating）插入 · 数据使能（Data Enable）逻辑 · 功耗仿真（PrimeTime PX）
功耗门控时钟
23
后仿真与时序收敛
后仿真（Gate-Level Simulation）设置 · SDF反标 · 建立时间/保持时间违例修复 · ECO（工程变更单）流程
后仿真ECO
24
芯片测试与调试
ATE测试向量生成 · 扫描测试与功能测试 · 芯片回片后的Bring-up流程 · 逻辑分析仪与示波器调试技巧
测试Bring-up
25
DDR5/LPDDR5新特性前瞻
DDR5命令集变化（读写延迟、突发长度） · LPDDR5新特性（WCK、DMI） · 未来存储技术趋势（HBM3、CXL）
DDR5趋势
26
HBM（高带宽存储器）控制器设计
HBM协议栈结构（2.5D/3D封装） · 伪通道（Pseudo Channel）概念 · HBM PHY接口设计要点
HBM高带宽
27
NAND Flash控制器设计基础
NAND Flash协议（ONFI/Toggle） · 页读写与块擦除操作 · 坏块管理（BBM） · ECC（BCH/LDPC）集成
NANDFlash
28
存储控制器安全设计
内存加密（AES-XTS） · 安全启动（Secure Boot） · 防侧信道攻击（时序攻击、功耗攻击） · 可信执行环境（TEE）支持
安全加密
29
基于FPGA的存储控制器原型验证
FPGA选型与资源评估 · DDR PHY IP集成 · 原型验证平台搭建 · 软硬件协同调试
FPGA原型
30
项目实战：从零搭建一个DDR4控制器
需求分析 · 架构设计 · RTL编码 · 仿真验证 · 综合实现 · 项目总结与文档撰写
实战DDR4