第1章
计算机体系结构概述
计算机发展简史 · 冯·诺依曼架构 · CPU基本组成与工作原理
基础入门
第2章
数字逻辑基础
布尔代数 · 逻辑门 · 组合逻辑 · 时序逻辑
逻辑门电路
第3章
硬件描述语言Verilog入门
Verilog语法 · 模块化设计 · 仿真与测试
VerilogHDL
第4章
数据表示与运算
二进制 · 十六进制 · 原码反码补码 · 定点数与浮点数
编码运算
第5章
算术逻辑单元ALU设计
加法器（半加器/全加器/超前进位）· ALU架构与实现
ALU加法器
第6章
寄存器与寄存器堆
D触发器 · 寄存器设计 · Register File读写逻辑
寄存器存储
第7章
指令集架构(ISA)基础
RISC-V概述 · 指令格式 · 寻址模式
ISARISC-V
第8章
单周期CPU数据通路设计
取指 · 译码 · 执行 · 访存 · 写回五阶段
数据通路单周期
第9章
单周期CPU控制器设计
硬布线控制器 · 状态机 · 控制信号生成
控制器状态机
第10章
单周期CPU完整实现
整合数据通路与控制器 · 实现RISC-V子集指令
实现RISC-V
第11章
流水线CPU概念
流水线原理 · 级划分 · 性能提升分析
流水线性能
第12章
流水线数据冒险
数据冒险 · 前递(转发) · 停顿(Stall)机制
冒险转发
第13章
流水线控制冒险
分支预测 · 分支延迟槽 · 控制冒险处理
分支预测
第14章
流水线结构冒险
哈佛架构 · 冯·诺依曼 · 指令缓存与数据缓存
结构缓存
第15章
五级流水线CPU实现
完整RISC-V五级流水线 (IF/ID/EX/MEM/WB)
五级流水线
第16章
存储层次概述
存储器层次 · 局部性原理 · SRAM与DRAM
存储层次
第17章
缓存Cache设计
直接映射 · 组相联 · 全相联 · 替换策略(LRU/随机)
Cache替换
第18章
Cache一致性协议
MESI · MOESI · 总线嗅探机制
一致性MESI
第19章
虚拟内存与MMU
页表 · TLB · 地址转换 · 缺页处理
MMU虚拟内存
第20章
异常与中断处理
异常分类 · 中断控制器 · 异常向量表 · 上下文切换
中断异常
第21章
多周期CPU设计
状态机控制的多周期数据通路 · 微程序控制器
多周期微程序
第22章
微架构优化技术
超标量 · 乱序执行 · 寄存器重命名 · 分支预测器(BTB/Gshare)
优化超标量
第23章
SIMD与向量处理器
SIMD架构 · 向量寄存器 · 向量指令集
SIMD向量
第24章
多核CPU基础
多核架构 · 共享缓存 · 缓存一致性 · 内存一致性模型
多核一致性
第25章
总线与互连网络
总线协议(AXI/AHB) · 片上网络(NoC) · 交叉开关
总线NoC
第26章
功耗与散热设计
动态/静态功耗 · 时钟门控 · 电源门控 · DVFS
功耗低功耗
第27章
验证与测试方法
仿真验证 · 形式验证 · 覆盖率驱动 · DFT
验证DFT
第28章
FPGA原型验证
FPGA架构 · 综合 · 布局布线 · 时序约束 · 上板调试
FPGA原型
第29章
CPU设计工具链
编译器(GCC/LLVM) · 汇编器 · 链接器 · 模拟器(Spike/QEMU)
工具链模拟器
第30章
综合项目：五级流水线CPU
支持RISC-V子集 · 含Cache · 完整设计与实现
项目综合