第1章
CPU概述
什么是CPU · 发展简史 · 冯·诺依曼与哈佛架构 · 嵌入式CPU特点
基础概念
第2章
数字电路基础回顾
布尔代数 · 组合逻辑 · 时序逻辑 · 触发器/寄存器/计数器
数字电路基础
第3章
Verilog入门 (上)
模块化 · wire/reg · always块 · assign · 门电路建模
HDL建模
第4章
Verilog入门 (下)
组合逻辑(case/if) · 时序逻辑(同步/异步复位) · testbench
HDL仿真
第5章
数据通路 (上)
程序计数器PC · 指令存储器ROM · 寄存器堆
核心组件
第6章
数据通路 (下)
ALU设计 · 数据存储器RAM接口 · 数据通路整合
核心组件
第7章
控制器 (上)
ISA概览 · RISC-V RV32I基础 · 指令编码格式
指令集
第8章
控制器 (下)
单周期控制器 · 状态机/微程序 · 控制信号生成
控制器
第9章
单周期CPU实战 (上)
顶层连接 · 译码逻辑 · 完整RTL代码
实战RTL
第10章
单周期CPU实战 (下)
仿真验证 · 波形调试 · 局限性分析
仿真调试
第11章
流水线CPU基础
流水线概念 · 5级流水线(IF/ID/EX/MEM/WB) · 流水线寄存器
流水线
第12章
结构冒险
产生原因 · 常见场景 · 分离指令/数据缓存
冒险
第13章
数据冒险
RAW/WAR/WAW · 前递技术 · 插入气泡
冒险前递
第14章
控制冒险
分支预测原理 · 静态/动态预测 · 2位饱和计数器
分支预测
第15章
流水线CPU实战 (上)
5级流水线RTL · 流水线寄存器连接 · 前递逻辑
实战RTL
第16章
流水线CPU实战 (下)
分支预测模块 · 仿真调试 · 性能分析(CPI/吞吐量)
实战性能
第17章
存储层次与Cache (上)
存储层次 · 局部性原理 · Cache基本原理
存储Cache
第18章
存储层次与Cache (下)
直接映射/组相联 · 写策略 · LRU替换算法
Cache替换
第19章
异常与中断处理
异常/中断概念 · RISC-V机制(mtvec/mcause) · PLIC简介
异常中断
第20章
总线与外设接口
AMBA(AHB/APB) · UART · GPIO控制器设计
总线外设
第21章
SoC系统集成 (上)
CPU封装为AXI主设备 · 地址映射 · 片上SRAM集成
SoC集成
第22章
SoC系统集成 (下)
UART/GPIO/Timer集成 · 系统仿真 · Bootloader设计
SoC启动
第23章
低功耗设计技术
时钟门控 · 电源门控 · 多电压域 · DVFS
低功耗
第24章
可测试性设计 (DFT)
扫描链 · JTAG边界扫描 · BIST概念
DFT测试
第25章
时序分析与约束
建立/保持时间 · STA基础 · SDC编写入门
时序STA
第26章
综合与布局布线
逻辑综合(RTL→门级) · 约束优化 · 布局布线概述
后端综合
第27章
FPGA原型验证
开发板选型 · 综合实现 · ChipScope调试 · 常见问题
FPGA验证
第28章
CPU性能评估与优化
Dhrystone/CoreMark · 瓶颈分析 · 微架构优化(多发射等)
性能优化
第29章
多核与多线程CPU基础
多核一致性(MESI) · 原子操作/锁 · SMT概念
多核多线程
第30章
项目实战：RISC-V嵌入式CPU
需求分析 · 架构文档 · 分模块编码 · FPGA演示
项目RISC-V