01
深度学习加速器概述
AI芯片市场现状 · 加速器架构演进 · 核心设计挑战
市场架构挑战
02
计算单元设计基础
MAC阵列架构 · 乘加器微架构 · 数据流优化策略
MAC微架构数据流
03
脉动阵列（Systolic Array）详解
经典脉动阵列原理 · 权重固定与数据固定流 · 性能建模
脉动阵列数据流性能
04
片上存储系统设计
SRAM与寄存器文件 · 多级存储层次 · 带宽匹配策略
SRAM层次带宽
05
数据复用与调度
输入特征图复用 · 权重复用 · 部分和复用策略
复用调度优化
06
控制通路设计
指令集架构（ISA）· 微码控制器 · 状态机设计
ISA微码状态机
07
DMA与数据搬运
片外DRAM接口 · DMA控制器设计 · 地址生成逻辑
DMADRAM地址
08
激活函数与池化单元
ReLU/Sigmoid硬件实现 · 池化模块设计 · 查找表优化
激活池化LUT
09
归一化层硬件实现
BatchNorm融合技术 · LayerNorm设计 · 量化感知缩放
归一化融合量化
10
量化与低精度计算
INT8/INT4量化原理 · 对称/非对称量化 · 量化训练与推理
INT8量化低精度
11
稀疏性加速
权重剪枝 · 激活稀疏 · 零值跳过逻辑 · 稀疏矩阵编码
剪枝稀疏跳过
12
Winograd卷积加速
Winograd算法原理 · 硬件映射 · 性能收益分析
Winograd卷积加速
13
FFT卷积加速
FFT算法基础 · 频域卷积实现 · 资源开销权衡
FFT频域资源
14
Transformer加速器设计
Attention机制硬件化 · Softmax实现 · KV Cache管理
TransformerAttentionKV
15
可重构计算架构
粗粒度可重构阵列（CGRA）· 动态配置 · 应用映射
CGRA可重构映射
16
存算一体架构
模拟存算 · 数字存算 · 近存计算 · 技术路线对比
存算一体近存模拟
17
NoC与片上互联
Mesh/Torus拓扑 · 路由算法 · 拥塞控制
NoC拓扑路由
18
时钟与功耗管理
时钟门控 · 电源门控 · 动态电压频率调整（DVFS）
时钟功耗DVFS
19
验证与仿真策略
RTL仿真 · 形式化验证 · FPGA原型验证 · 性能仿真
验证FPGA仿真
20
综合与物理设计
逻辑综合 · 时序收敛 · 布局布线 · IR Drop分析
综合时序IR Drop
21
编译器与软件栈
TVM/XLA后端 · 算子调度 · 内存分配优化
TVMXLA编译器
22
性能建模与分析
Roofline模型 · 吞吐量计算 · 延迟分析 · 瓶颈定位
Roofline吞吐瓶颈
23
基准测试与评估
MLPerf基准 · ResNet/BERT性能 · 能效比（TOPS/W）
MLPerf基准能效
24
RISC-V协处理器集成
自定义指令扩展 · 协处理器接口 · 中断与同步
RISC-V协处理器扩展
25
安全与可信计算
侧信道攻击防御 · 可信执行环境（TEE）· 模型保护
安全TEE侧信道
26
多芯片互联与扩展
Chiplet技术 · Die-to-Die接口 · 一致性协议
ChipletD2D一致性
27
边缘端加速器设计
低功耗约束 · 模型压缩 · 硬件-软件协同设计
边缘低功耗协同
28
云端加速器设计
高吞吐架构 · 虚拟化支持 · 多租户隔离
云端虚拟化多租户
29
前沿技术趋势
光计算 · 模拟计算 · 量子启发计算 · 存内计算新范式
光计算量子存内
30
项目实战：从零搭建一个微型加速器
需求分析 · 模块划分 · RTL编码 · 仿真验证 · 综合评估
实战RTL验证