01
通信算法硬件加速器概述
为什么需要硬件加速器？FFT、信道估计、MIMO计算瓶颈。ASIC/FPGA/GPU分类。
加速器分类计算瓶颈
02
数字通信系统基础回顾
基带信号处理流程：编码、调制、OFDM、MIMO。吞吐率/延迟/功耗指标。
基带流程性能指标
03
硬件描述语言基础 (Verilog/VHDL)
组合逻辑与时序逻辑，状态机设计，流水线设计思想。
状态机流水线
04
定点数运算与量化
浮点 vs 定点，量化误差分析，硬件友好定点实现策略。
量化定点
05
FFT/IFFT加速器设计 (上)
Cooley-Tukey算法，基-2/基-4蝶形，R2SDF/R4SDF流水线。
蝶形运算SDF
06
FFT/IFFT加速器设计 (下)
多路并行架构，块浮点实现，性能与面积权衡。
块浮点并行
07
FIR/IIR滤波器加速器设计
对称系数优化，多相分解，半带滤波器与CIC滤波器。
多相CIC
08
信道估计加速器设计
LS与MMSE算法，矩阵求逆硬件实现 (Cholesky分解)。
CholeskyMMSE
09
MIMO检测加速器设计 (上)
最大似然(ML)检测，球形译码(Sphere Decoding)算法。
球形译码ML
10
MIMO检测加速器设计 (下)
线性检测(ZF/MMSE)，K-Best算法，硬件调度与并行化。
K-Best并行
11
LDPC译码器加速器设计
LDPC码原理，最小和算法(Min-Sum)，分层译码架构。
Min-Sum分层
12
Turbo译码器加速器设计
MAP算法，Max-Log-MAP简化，迭代译码与交织器。
Max-Log-MAP迭代
13
CRC与信道编码加速器设计
CRC并行实现，卷积编码Viterbi译码。
ViterbiCRC
14
调制与解调加速器设计
QAM映射/解映射，软比特生成(LLR计算)。
LLRQAM
15
同步与定时恢复加速器设计
载波同步(Costas环)，符号定时同步(Gardner算法)。
CostasGardner
16
DUC/DDC加速器设计
NCO与CORDIC算法，多速率信号处理。
CORDIC多速率
17
AXI总线与片上互联
AXI4-Stream/Full协议，DMA控制器设计。
AXIDMA
18
存储架构与数据流优化
乒乓Buffer，双端口RAM/FIFO，数据重排与转置。
乒乓FIFO
19
控制通路与状态机设计
主/子状态机，微码控制，任务调度。
微码调度
20
流水线平衡与吞吐率优化
关键路径分析，寄存器插入，重定时(Retiming)。
Retiming关键路径
21
低功耗设计技术
时钟门控，操作数隔离，多电压域。
时钟门控多电压
22
验证方法论
UVM基础，定向/随机测试，覆盖率驱动验证。
UVM覆盖率
23
FPGA原型验证
Xilinx/Altera工具链，时序约束，片上调试(ILA/VIO)。
ILA时序约束
24
ASIC设计流程
RTL设计、综合、形式验证、布局布线。Sign-off标准。
Sign-off综合
25
性能评估与建模
延迟模型，吞吐率模型，面积与功耗估算。
建模估算
26
案例实战：OFDM接收机加速器 (上)
系统架构设计，模块划分。
OFDM架构
27
案例实战：OFDM接收机加速器 (下)
RTL实现，仿真与调试，FPGA验证。
RTLFPGA
28
案例实战：5G NR LDPC译码器 (上)
算法选择，架构设计。
5G LDPC架构
29
案例实战：5G NR LDPC译码器 (下)
实现细节，性能优化。
优化实现
30
前沿趋势与总结
AI for EDA，存算一体，可重构计算，课程展望。
AI for EDA存算一体