01
EDR概述与法规背景
EDR定义、法规起源（NHTSA、GB 39732）、数据元素分类
法规标准
02
EDR硬件系统总体架构
传感器层·处理层·存储层·通信层·电源层 五层架构
系统框图
03
核心传感器选型（加速度计）
MEMS原理、量程±200g/±500g、采样率100Hz/500Hz
MEMS量程
04
核心传感器选型（陀螺仪与角速率）
角速率传感器、横摆角速度、精度与温漂
陀螺仪温漂
05
核心传感器选型（碰撞传感器）
压力式/加速度式碰撞传感器、卫星传感器布局
碰撞布局
06
信号调理与滤波电路
抗混叠滤波器、运放选型、信号链噪声预算
模拟滤波
07
主控芯片（MCU）选型
ARM Cortex-M/R系列、锁步核、AUTOSAR兼容
MCU锁步
08
存储芯片选型（NAND Flash）
SLC/MLC/TLC、擦写寿命10万次、坏块管理
NAND寿命
09
存储芯片选型（FRAM）
铁电存储器优势、读写速度、EDR应用场景
FRAM非易失
10
电源管理架构
双电源冗余（常电+备用）、LDO、POR/BOR
电源冗余
11
备用电池设计
超级电容 vs 锂电池、≥150ms放电、充放电管理
电池保持
12
通信接口（CAN/CAN FD）
CAN收发器、CAN FD速率2M/5M、总线负载
CANFD
13
通信接口（以太网）
100BASE-T1 PHY、DoIP协议、高速下载
以太网DoIP
14
安全气囊接口与触发逻辑
气囊ECU联动、点火回路监测、碰撞确认
安全点火
15
时钟与时间同步
RTC模块、±5ppm晶振、时间戳生成
时钟同步
16
硬件安全模块（HSM）
安全启动、固件加密、密钥存储、防篡改
安全加密
17
EDR数据记录触发逻辑
ΔV≥8km/h触发、预触发-5s、后触发+0.3s
触发阈值
18
数据存储格式与压缩
二进制编码、CAN矩阵映射、RLE/LZ4压缩
压缩编码
19
硬件诊断与自检（BIST）
上电自检、周期性自检、故障码存储上报
诊断BIST
20
热管理设计
-40℃~+85℃、散热仿真、热关断保护
热仿真
21
EMC与抗干扰设计
屏蔽罩、PCB分层、共模扼流圈
EMC抗干扰
22
硬件接口定义（连接器）
HSD、LVDS连接器、防水IP6K9K
连接器防护
23
硬件架构的ASIL等级分解
ASIL B/D分解、安全机制覆盖率、FMEDA
ASIL功能安全
24
硬件冗余设计
双MCU冗余、传感器冗余、双CAN冗余
冗余可靠性
25
硬件在环测试（HIL）
HIL台架搭建、故障注入、回归测试
HIL测试
26
硬件加速老化测试
温度循环、振动、盐雾、寿命预测
老化环境
27
硬件与软件接口（HAL层）
SPI/I2C驱动抽象、寄存器映射、DMA
HAL驱动
28
硬件调试接口
JTAG/SWD、Trace、逻辑分析仪抓时序
调试JTAG
29
硬件成本优化策略
BOM优化、国产化替代、PCB层数控制
成本BOM
30
未来趋势与下一代架构
AI碰撞预测、V2X融合、云端EDR管理
AIV2X