DDR与CPU交互流程详解
📚 共计 30 章节
01
DDR内存基础概念
DDR是什么 · 发展历程 SDRAM→DDR5 · 双倍速率 & 预取技术
基础
演进
02
CPU内存控制器架构
IMC · 通道与Rank · 插槽物理连接
CPU
硬件
03
DDR初始化与训练流程
上电时序 · 复位/时钟 · ZQ校准 · Write Leveling & Read Training
初始化
时序
04
CPU发起读请求流程
Load指令 · 缓存未命中 · 地址映射 Bank/Row/Column
读路径
缓存
05
DDR读操作命令序列
ACTIVATE · READ · CAS延迟(CL) · DQS/DQ同步
命令
时序
06
CPU发起写请求流程
Store指令 · 写缓冲合并 · 调度写请求
写路径
缓冲
07
DDR写操作命令序列
ACTIVATE · WRITE · tWR · 数据掩码(DM)
写命令
掩码
08
内存地址映射与交织
物理地址→DDR · Channel/DIMM/Rank/Bank · Bank Group交织
映射
性能
09
内存时序参数详解
CL · tRCD · tRP · tRAS · tRC · tRFC · tFAW
时序
延迟
10
内存刷新机制
Auto/Self Refresh · tREFI · 刷新对性能影响
刷新
功耗
11
内存预取与突发传输
预取宽度(n-prefetch) · 突发长度 BL8/BL16 · 连续传输效率
预取
带宽
12
内存控制器调度策略
FIFO · 优先级(Critical Word First) · Bank管理 Open/Close Page
调度
控制器
13
内存带宽与延迟计算
理论带宽 · 实际影响因素 · 往返时间
计算
性能
14
多通道内存技术
双/四通道 · 对称与非对称 · 交错模式
多通道
带宽
15
内存一致性模型
写缓冲/合并 · MFENCE/SFENCE · 弱/强有序模型
一致性
屏障
16
虚拟内存与页表
MMU · 页表遍历 · TLB · 大页(Huge Pages)
虚拟化
MMU
17
NUMA架构下的内存访问
NUMA节点 · 本地/远程延迟 · 内存亲和性
NUMA
延迟
18
内存错误检测与纠正
ECC原理 · SECDED · Chipkill & RAID内存
ECC
可靠性
19
内存功耗管理
Active/Precharge/Power-Down/Self-Refresh · TCR
功耗
省电
20
内存性能调优
XMP/DOCP · 时序收紧/放宽 · FCLK同步
超频
BIOS
21
内存测试与验证
MemTest86 · 压力测试 · 故障排查
测试
工具
22
DDR接口信号详解
CK/CK# · CKE · CS# · RAS#/CAS#/WE# · DQ/DQS
信号
硬件
23
DDR命令真值表
NOP · ACTIVATE · READ · WRITE · PRECHARGE · REFRESH
命令
编码
24
内存控制器与DDR握手协议
命令/地址时序 · 写延迟(WL) · 读延迟(RL)
协议
时序
25
内存拓扑与信号完整性
Fly-by vs T型 · ODT · 信号反射/串扰
拓扑
信号
26
DDR5新特性
32 Bank Group · PMIC · on-die ECC · 双通道DIMM
DDR5
新代
27
内存虚拟化技术
IOMMU/SMMU · 内存直通 · 虚拟机映射
虚拟化
IOMMU
28
内存与CPU互连总线
Intel Mesh/Ring · AMD Infinity Fabric · 延迟差异
互连
架构
29
内存性能分析工具
perf · Intel VTune · AMD uProf · 事件采样
分析
工具
30
实战案例：瓶颈定位与优化
带宽瓶颈 · 延迟敏感调优 · 多线程冲突解决
实战
优化