01
DDR内存发展史
从SDRAM到DDR5的演进历程 · 每一代关键技术突破 · 消费电子与服务器应用
演进DDR5架构
02
DDR系统架构
控制器与PHY职责 · DIMM/通道/Rank/Bank · 地址映射与命令解码
子系统映射
03
信号完整性基础
传输线理论 · 特性阻抗与反射 · 串扰机制 · 损耗与趋肤效应
SI反射串扰
04
DDR信号组分类
数据信号DQ/DQS · 地址/命令CA · 控制CKE/CS/ODT · 时钟CK/CK#
分组DQ时钟
05
单端信号与差分信号
单端DQ vs 差分DQS/CK · 抗干扰优势 · 共模噪声抑制
差分抗干扰
06
DDR时序参数详解
tCK · tRCD · tCL · tRP · tRAS 等关键参数
时序tCLtRCD
07
建立时间与保持时间
Setup/Hold定义 · 裕量计算 · 时序窗口概念
裕量窗口
08
DDR读写操作时序
读命令ACT→READ→CAS · 写命令ACT→WRITE→CAS · 数据掩码DM
读写DM
09
DDR时钟系统
差分时钟CK/CK# · 抖动Jitter与相位噪声 · 时钟偏斜Skew
时钟抖动
10
DDR数据选通信号DQS
边沿对齐(读)与中心对齐(写) · DQS与DQ相位 · 差分特性
DQS选通
11
ODT（片上端接）技术
ODT原理 · 阻值配置RZQ/4 · 动态切换
端接ODT
12
Vref（参考电压）设计
Vref产生与分配 · 噪声容限 · 摆幅关系 · PCB设计要点
Vref噪声
13
DDR拓扑结构
T型 vs Fly-by · Fly-by优势 · Stub与分支影响
拓扑Fly-by
14
PCB叠层与阻抗控制
参考平面 · 微带线/带状线 · 50Ω/100Ω目标阻抗
叠层阻抗
15
DDR布线长度匹配
DQ与DQS等长 · 地址/命令等长 · 时钟等长 · 误差范围
等长匹配
16
DDR电源完整性
VDD/VDDQ/VPP · 去耦电容 · PDN阻抗 · 纹波噪声
电源PDN
17
DDR信号回流路径
回流电流路径 · 跨分割 · 地平面完整性 · 过孔回流
回流地平面
18
DDR仿真基础
IBIS vs SPICE · 时域TDR/TDT · 频域S参数 · 仿真流程
仿真IBIS
19
DDR眼图分析
眼图形成 · 眼高/眼宽/抖动 · 模板合格判定
眼图模板
20
DDR时序预算
源端/传输/接收端预算 · 时钟与数据抖动分配 · 建立/保持总预算
预算时序
21
DDR初始化与训练
RESET→CKE→MRS→ZQCL · 读写平衡 · Gate Training
初始化训练
22
DDR功耗与热管理
动态/静态功耗 · 刷新电流 · 散热设计与热仿真
功耗热
23
DDR测试与调试
示波器探头 · 测试点选择 · 眼图/抖动/时序/电压
测试调试
24
DDR4关键技术
VPP · DBI · CRC · CA Parity
DDR4DBICRC
25
DDR5关键技术
双通道DIMM · PMIC集成 · On-die ECC · DFE
DDR5ECCDFE
26
DDR与FPGA接口设计
硬核/软核控制器 · 时序约束 · Xilinx/Altera方案
FPGA接口
27
DDR与SoC接口设计
控制器集成 · 多端口仲裁 · LPDDR移动应用
SoCLPDDR
28
DDR信号完整性故障案例
过冲/下冲 · 串扰码间干扰 · 电源噪声 · 地弹误触发
故障地弹
29
DDR设计检查清单
原理图要点 · PCB布局要点 · 仿真验证要点
检查清单
30
DDR技术未来展望
DDR6/LPDDR6 · CXL内存池化 · HBM与DDR融合
未来HBMCXL