01
DDR前世今生：从SDR到DDR5的演进之路
为什么需要DDR？历代内存速度与架构变革
演进历史
02
DDR核心架构：Bank、Row、Column、Rank
存储单元如何组织？行列与层级结构
架构存储
03
DDR接口信号详解：DQ、DQS、CK、CMD、ADDR
每个信号干什么？功能与电气特性
接口信号
04
DDR初始化流程：上电顺序、MRS配置、ZQ校准
芯片怎么活起来？初始化全步骤
初始化上电
05
DDR读操作时序：ACTIVATE、READ、CAS延迟
数据怎么读出来？读命令与延迟细节
读时序CAS
06
DDR写操作时序：ACTIVATE、WRITE、数据掩码
数据怎么写进去？写命令与掩码机制
写时序掩码
07
DDR刷新机制：自动刷新 vs 自刷新
为什么需要刷新？刷新对性能的影响
刷新自刷新
08
DDR预充电与激活：Precharge、行冲突
如何高效切换行？预充电与行管理
预充电行激活
09
DDR时序参数详解：tRCD、tCL、tRP、tRAS、tRFC
这些参数到底代表什么？时序计算
时序参数
10
DDR突发传输：Burst Length、预取
为什么一次读一堆？4/8/16位预取
突发预取
11
DDR数据掩码与数据strobe：DQS用途
数据掩码如何实现部分写入？
DQS掩码
12
DDR命令真值表：所有命令组合与编码
命令时序约束与真值表详解
命令真值表
13
DDR ODT技术：片上端接、ODT阻值配置
信号反射怎么解决？ODT原理
ODT信号完整性
14
DDR ZQ校准：ZQ电阻、校准过程
为什么每次上电都要校准？
ZQ校准
15
DDR功耗管理：自刷新、深度睡眠
省电模式怎么玩？功耗模式切换
功耗省电
16
DDR信号完整性：反射、串扰、SSN、眼图
高速信号怎么保证质量？
信号完整性眼图
17
DDR时序约束与仿真：建立/保持时间
时序裕量、仿真工具怎么用？
时序约束仿真
18
DDR控制器设计：状态机、命令调度
控制器内部长什么样？数据通路
控制器状态机
19
DDR PHY设计：物理层、DLL、延迟链
PHY怎么对齐数据？读写均衡
PHYDLL
20
DDR读写均衡技术：Write/Read Leveling
DQS门控，为什么需要训练？
Leveling训练
21
DDR ECC纠错：单比特纠错、双比特检测
ECC编码原理，数据错了怎么办？
ECC纠错
22
DDR多通道与交织：通道独立、地址交织
带宽提升，怎么让DDR更快？
多通道交织
23
DDR协议栈：从CPU到DDR的完整路径
Cache、MMU、总线、控制器、PHY、颗粒
协议栈路径
24
DDR性能分析：带宽利用率、延迟分析
吞吐量计算，DDR到底有多快？
性能带宽
25
DDR调试与测试：逻辑分析仪、示波器
协议分析，出问题了怎么查？
调试测试
26
DDR Layout设计：PCB走线、等长约束
参考平面、过孔设计，硬件必修课
LayoutPCB
27
DDR热管理：温度对刷新率的影响
温度传感器、热节流，DDR怕热吗？
热管理温度
28
DDR未来趋势：DDR6、HBM、CXL、存算一体
下一代内存长什么样？
趋势未来
29
DDR实战案例：初始化失败分析、读写错误
性能优化实战，排查与解决
实战案例
30
DDR总结与展望：知识体系回顾
学习路径建议，行业发展趋势
总结展望