01
DDR发展史
从SDRAM到DDR5的演进历程，每一代的关键技术突破与性能提升。
演进里程碑
02
DDR系统架构
内存控制器、物理层(PHY)、逻辑层(Controller)的分工与协作。
架构分层
03
逻辑层协议概览
逻辑层在DDR子系统中的位置，它负责什么，不负责什么。
职责边界
04
初始化与训练
上电初始化流程、ZQ校准、DQS门限训练、读写平衡。
上电校准
05
命令与地址映射
ACTIVATE、READ、WRITE、PRECHARGE、REFRESH等命令的编码与时序。
命令集时序
06
Bank管理与页策略
Bank Group、Bank、Row、Column的寻址逻辑，Open Page vs Close Page策略。
寻址页策略
07
突发传输(Burst)
Burst Length (BL8/BC4)、Burst Order、Burst Chop的机制与用途。
突发BL8
08
读写时序
CAS Latency (CL)、RCD、RP、RAS等关键时序参数的含义与计算。
时序参数CL
09
数据掩码(Data Mask)与数据总线翻转(DBI)
DM与DBI的功能、编码方式及应用场景。
掩码DBI
10
ODT(片上端接)
ODT的作用、ODT值的动态切换、ODT在写操作中的重要性。
端接信号完整性
11
ZQ校准
ZQ Calibration的流程、ZQCL与ZQCS的区别、阻抗匹配的原理。
校准阻抗
12
刷新机制
Auto Refresh、Self Refresh、Per Bank Refresh，刷新对性能的影响。
刷新自刷新
13
电源管理
Active Power-Down、Precharge Power-Down、Self Refresh状态的进入与退出。
低功耗状态
14
多端口与多通道
多端口控制器、多通道DDR的地址映射与数据一致性。
多通道一致性
15
ECC与CRC
ECC纠错码在DDR中的应用，CRC校验在写操作中的保护机制。
纠错CRC
16
DFI接口
DFI (DDR PHY Interface) 协议，PHY与Controller之间的标准接口。
接口标准
17
训练序列详解
Write Leveling、Read DQS Gate Training、Read DQ Training的详细流程。
训练时序
18
时序裕量分析
建立时间、保持时间、眼图的概念，如何通过训练优化时序裕量。
裕量眼图
19
协议层错误处理
命令重试、数据重传、ECC纠正、CRC错误的处理流程。
容错重试
20
低功耗DDR (LPDDR)
LPDDR与标准DDR的区别，LPDDR特有的协议特性。
LPDDR低功耗
21
DDR5新特性
Bank Group数量翻倍、PreFetch翻倍、Decision Feedback Equalization (DFE)。
DDR5DFE
22
DDR5命令集变化
DDR5新增的Multi-Purpose Command (MPC)、Write XR命令。
MPCWrite XR
23
DDR5的RCD与ODT
RCD (Register Clock Driver) 在DDR5中的角色，ODT的细粒度控制。
RCDODT
24
DDR5的PMIC
PMIC (Power Management IC) 集成到DIMM上，对协议层的影响。
PMIC电源
25
DDR5的SPD Hub
SPD (Serial Presence Detect) Hub的协议交互，温度传感器的读取。
SPD温度
26
DDR5的Sideband Bus
Sideband Bus (I3C/I2C) 用于配置与状态读取。
I3C边带
27
DDR5的DFI 5.0
DFI 5.0的新特性，如DFI Training、DFI Error Reporting。
DFI5.0训练
28
DDR5的ECC与RAS
DDR5的On-Die ECC、SDDC (Single Device Data Correction)、RAS特性。
On-Die ECCRAS
29
DDR5的时序参数
DDR5特有的时序参数，如tCCD_L、tWR、tRFC等的变化。
时序tCCD_L
30
DDR逻辑层协议实战
一个完整的DDR初始化与读写访问的协议层仿真波形分析。
实战波形