01
UART基础
UART协议概述 · 帧结构 · 波特率计算 · 优缺点
起始位停止位校验
02
UART发送模块设计
状态机 · 波特率时钟 · 并转串 · Verilog实现
IDLEDATA仿真
03
UART接收模块设计
起始位检测 · 过采样 · 串转并 · 奇偶校验
边沿检测Verilog
04
UART顶层集成与验证
顶层连接 · 回环测试 · Testbench · 毛刺排查
Loopback亚稳态
05
PCIe简介
协议分层 · 拓扑结构 · 配置空间 · 与UART对比
事务层数据链路层
06
PCIe物理层基础
差分信号 · LTSSM · 8B/10B · 通道绑定
链路训练128B/130B
07
PCIe数据链路层
DLLP格式 · ACK/NAK · 流量控制 · LCRC
重传信用量
08
PCIe事务层
TLP格式 · 存储器读写 · 完成事务 · IO/配置
MRdMWrCpl
09
PCIe配置空间与枚举
Type0/Type1 · 能力结构 · 枚举流程 · BAR分配
Bus号设备扫描
10
PCIe中断机制
INTx · MSI/MSI-X · 中断向量 · 表结构
路由实现
11
PCIe DMA基础
DMA原理 · 描述符环 · 读/写流程 · 地址映射
Descriptor系统内存
12
PCIe DMA控制器设计
状态机 · 描述符解析 · TLP生成 · Verilog
数据搬运实现要点
13
PCIe IP核集成 (Xilinx)
IP核向导 · AXI4-Stream/MM · 例化与时钟
AXI4复位
14
PCIe IP核集成 (Intel)
Avalon-ST/MM · 参数设置 · IP生成
Avalon配置
15
UART到PCIe桥接架构设计
整体框图 · 数据通路 · 控制通路 · 地址映射
FIFOTLP
16
异步FIFO设计
跨时钟域 · 格雷码 · 空/满标志 · 深度计算
双触发器同步
17
数据打包与解包模块
UART→PCIe TLP · 解包 · 头生成 · 对齐填充
TLP头格式
18
控制与状态寄存器 (CSR)
地址映射 · 读写逻辑 · 状态寄存器 · 软件接口
CSR错误标志
19
中断控制器设计
中断聚合 · 使能屏蔽 · MSI/MSI-X · ISR交互
中断源软件
20
系统集成与同步
多时钟域 · 复位策略 · 时序约束 · 跨时钟域
异步复位输入延迟
21
仿真验证策略
UART仿真 · PCIe VIP · 端到端比对 · 覆盖率
定向测试随机测试
22
硬件调试技术
ChipScope/SignalTap · 触发条件 · 数据捕获
在线调试链路训练
23
性能分析与优化
吞吐量 · 延迟分析 · 瓶颈识别 · FIFO深度
带宽DMA
24
电源管理
PCIe电源状态 · ASPM · UART低功耗 · 系统策略
D0-D3低功耗
25
多通道UART扩展
通道仲裁 · 轮询调度 · 数据聚合 · 资源评估
优先级多通道
26
高级UART功能
RTS/CTS · 9位模式 · 自动波特率 · FIFO配置
流控制多机通信
27
高级PCIe功能
SR-IOV · PF/VF · ATS · PASID
虚拟化地址转换
28
安全与可靠性设计
CRC增强 · 超时重传 · 看门狗 · 错误注入
安全启动固件
29
驱动与软件设计
Linux PCIe驱动 · UART字符设备 · DMA缓冲区
probe中断处理
30
项目实战：UART转PCIe适配卡
需求分析 · 方案选型 · 原理图/PCB · 驱动 · 联调
完整设计性能测试