01
FPGA设计流程概览
从RTL到比特流的完整链路，各阶段工具与目标。
流程概览
02
代码风格与可综合性
良好的RTL编码习惯，避免综合歧义。
RTL编码
03
逻辑综合优化
综合策略、资源利用率与面积优化。
综合面积
04
时序约束基础
创建时钟、输入输出延迟约束，时序分析入门。
约束时序
05
布局布线优化
布局策略、拥塞控制与布线延迟优化。
布局布线
06
静态时序分析(STA)进阶
建立/保持时间、多周期路径、异步时钟域。
STA时序
07
功耗优化
动态功耗、静态功耗、时钟门控与功耗分析。
低功耗门控
08
物理综合与网表优化
物理综合流程、网表级优化技巧。
物理网表
09
增量编译与设计复用
增量流程、分区与团队协作。
增量复用
10
调试与验证策略
仿真、在线调试(ILA)、逻辑分析仪。
调试ILA
11
高级综合(HLS)优化
C/C++到RTL的优化策略。
HLSC/C++
12
时钟域交叉(CDC)处理
同步器设计、握手协议、异步FIFO。
CDC异步
13
复位策略与优化
同步复位、异步复位、复位树。
复位可靠性
14
状态机编码与优化
二进制、格雷码、独热码，状态机安全。
FSM编码
15
存储器与DSP单元优化
BRAM、URAM、DSP48E2的合理使用。
BRAMDSP
16
高速接口设计
SerDes、DDR、LVDS的时序与物理设计。
SerDesDDR
17
脚本化设计流程
Tcl脚本在综合、实现、分析中的应用。
Tcl自动化
18
版本控制与设计管理
Git在FPGA项目中的最佳实践。
Git管理
19
时序收敛方法论
迭代策略、关键路径分析与修复。
收敛时序
20
多电压域与低功耗设计
电压岛、电源关断、多阈值库。
电压域低功耗
21
可测试性设计(DFT)
扫描链、BIST、边界扫描。
DFT测试
22
比特流安全与加密
比特流加密、防篡改、认证机制。
安全加密
23
部分重配置(PR)
动态部分重配置流程与优化。
PR动态
24
片上系统(SoC)设计优化
ARM与FPGA协同、AXI总线优化。
SoCAXI
25
高速数据通路设计
流水线、并行处理、重定时。
流水线重定时
26
设计规则检查(DRC)与物理验证
DRC规则、天线效应、电迁移。
DRC物理验证
27
跨平台移植与IP复用
Vivado与Quartus之间的设计迁移。
移植IP
28
性能评估与基准测试
资源、时序、功耗的量化评估方法。
评估基准
29
机器学习在FPGA优化中的应用
智能布局、时序预测。
ML智能
30
全流程自动化与CI/CD
从代码提交到比特流生成的自动化流水线。
CI/CD自动化