01
时序约束基础概念
什么是时序约束？为什么需要时序约束？时序约束在FPGA设计流程中的位置。
概念入门
02
时序路径分析
建立时间与保持时间、时序路径的组成（源寄存器-组合逻辑-目的寄存器）、时钟偏斜的概念。
路径STA
03
主时钟约束 (create_clock)
语法详解、单端时钟与差分时钟、时钟周期与占空比设置、实际项目中的时钟约束案例。
时钟约束
04
生成时钟约束 (create_generated_clock)
分频时钟、倍频时钟、相移时钟的约束方法，以及DDR接口项目中的生成时钟级联问题。
分频DDR
05
时钟分组与异步时钟域 (set_clock_groups)
同步时钟与异步时钟的区分、set_clock_groups -asynchronous的使用场景、忘记设置导致时序收敛失败的经历。
异步CDC
06
输入延迟约束 (set_input_delay)
系统同步与源同步接口、最大延迟与最小延迟、参考时钟的选择、实战：SPI接口的输入延迟约束。
I/OSPI
07
输出延迟约束 (set_output_delay)
输出延迟的计算方法、双沿数据输出约束、实战：GMII接口的输出延迟约束。
输出GMII
08
伪路径约束 (set_false_path)
什么是伪路径？跨时钟域同步器的约束、复位信号的伪路径处理、跨时钟域踩坑经验。
例外复位
09
多周期路径约束 (set_multicycle_path)
多周期路径的原理、建立时间与保持时间的多周期设置、实战：RAM读写使能信号的多周期约束。
多周期RAM
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最大/最小延迟约束 (set_max_delay/set_min_delay)
异步信号握手约束、组合逻辑延迟约束、跨时钟域数据总线的约束技巧。
延迟握手
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XDC约束文件管理
XDC文件的优先级规则、多文件管理策略、Tcl脚本化约束生成、推荐的约束文件组织结构。
XDCTcl
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时序分析基础概念
STA与动态仿真的区别、STA的基本流程、时序报告的结构解读。
STA基础
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Vivado时序报告详解
报告时钟网络 (report_clock_networks)、报告时序总结 (report_timing_summary)、报告异常路径 (report_exceptions)。
Vivado报告
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建立时间分析实战
最差负时序裕量（WNS）分析、关键路径定位方法、通过时序报告反推约束问题。
建立时间WNS
15
保持时间分析实战
保持时间违规的典型场景、保持时间修复策略、高速SerDes项目中的保持时间问题。
保持时间SerDes
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恢复时间与移除时间分析
异步控制信号的时序要求、恢复时间与移除时间的概念、实战：复位信号的时序分析。
恢复移除
17
跨时钟域分析 (CDC)
CDC的分类（单比特、多比特、控制信号）、同步器设计、Vivado CDC报告解读。
CDC同步器
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时序收敛策略（上）
流水线插入、寄存器复制、逻辑级数优化、千兆以太网项目将时序从-200ps收敛到正的经历。
收敛流水线
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时序收敛策略（下）
物理综合选项、布局规划（Pblock）、时序约束微调、多版本对比方法。
物理综合Pblock
20
I/O时序分析
源同步接口时序模型、系统同步接口时序模型、DDR接口的读写时序分析。
I/O源同步
21
SDRAM接口时序约束实战
SDRAM接口时序参数分析、输入输出延迟计算、时钟约束、数据眼图中心对齐技巧。
SDRAM眼图
22
DDR3/DDR4接口时序约束实战
读写平衡、DQS选通信号约束、Write Leveling的时序影响、DDR4设计经验总结。
DDR4DQS
23
SerDes高速接口时序约束
GTX/GTH收发器的时序约束、参考时钟约束、RX/TX路径分析、确定性延迟的实现。
SerDesGTX
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时序例外约束综合实战
复杂SOC项目的约束整合、时钟域划分、例外路径的优先级管理。
SOC例外
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时序约束验证方法
约束覆盖率检查、未约束路径检查、时序仿真与STA交叉验证。
验证覆盖率
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多时钟域设计约束策略
时钟域交叉路径的处理、FIFO同步器的约束、握手协议的约束。
多时钟FIFO
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功耗感知时序分析
电压温度对时序的影响、PVT分析、Vivado功耗-时序联合优化。
功耗PVT
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脚本化时序分析
Tcl脚本自动化时序报告生成、批量回归测试、CI/CD集成时序检查。
TclCI/CD
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常见时序问题排错指南
时序违规的十大原因、调试方法论、典型案例分析。
排错调试
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综合案例：千兆以太网交换机FPGA实现
从RTL到比特流的全流程时序约束与STA分析，完整约束文件展示。
以太网全流程