01
数字电路概述
从模拟到数字，为什么需要数字电路？数字电路的发展历程与摩尔定律。
基础概念
02
数制与编码
二进制、八进制、十六进制及其转换，原码、反码、补码，格雷码与BCD码。
运算编码
03
逻辑代数基础
基本逻辑运算（与、或、非），复合逻辑运算（与非、或非、异或、同或），逻辑代数的基本定律。
代数逻辑门
04
逻辑门电路
TTL与CMOS逻辑门，逻辑门的电气特性（扇入、扇出、传输延迟），三态门与OC门。
电路特性
05
组合逻辑电路（上）
加法器、比较器、编码器、译码器的原理与设计。
组合设计
06
组合逻辑电路（下）
数据选择器（MUX）、数据分配器（DEMUX），组合逻辑中的竞争与冒险。
MUX冒险
07
时序逻辑电路基础
锁存器与触发器（RS、D、JK、T），时序逻辑的基本概念（时钟、同步/异步）。
触发器时序
08
时序逻辑电路设计
寄存器、移位寄存器、计数器（同步/异步），状态机的基本概念。
寄存器计数器
09
有限状态机（FSM）
Moore型与Mealy型状态机，状态编码（二进制、格雷码、独热码），状态机设计实例。
FSM编码
10
半导体存储器
ROM、RAM、SRAM、DRAM、Flash，存储器的扩展与级联。
存储扩展
11
可编程逻辑器件（PLD）基础
PAL、GAL、CPLD、FPGA的发展历程与结构对比。
PLD架构
12
FPGA内部架构详解
查找表（LUT）、触发器、Block RAM、DSP48、IOB、时钟管理单元（MMCM/PLL）。
FPGALUT
13
FPGA开发流程
设计输入（原理图/HDL）、功能仿真、综合、实现（翻译、映射、布局布线）、时序仿真、下载调试。
流程仿真
14
Verilog HDL基础（一）
模块结构、数据类型（wire、reg、integer）、操作符、assign语句。
Verilog语法
15
Verilog HDL基础（二）
always块、阻塞赋值与非阻塞赋值、initial语句、任务与函数。
always赋值
16
Verilog HDL进阶
层次化设计、参数化设计（parameter/localparam）、generate语句、常用设计模式。
参数化generate
17
Verilog HDL仿真与测试
Testbench编写、时钟与复位生成、$display/$monitor、波形查看（VCD/FSDB）。
仿真Testbench
18
Vivado开发环境入门
Vivado安装与许可、创建工程、IP核集成（Clocking Wizard、ILA、VIO）。
VivadoIP核
19
Vivado综合与实现
综合策略、时序约束（create_clock、set_input_delay/set_output_delay）、时序报告分析。
综合约束
20
FPGA静态时序分析（STA）
建立时间与保持时间、时序路径类型（寄存器到寄存器、输入到寄存器等）、时序收敛技巧。
STA收敛
21
FPGA中的时钟与复位设计
全局时钟与区域时钟、时钟树综合、异步复位同步释放、多时钟域设计。
时钟复位
22
跨时钟域同步（CDC）
单比特同步（双级触发器）、多比特同步（异步FIFO）、握手协议。
CDCFIFO
23
异步FIFO设计
FIFO原理、空满标志生成（格雷码指针）、深度计算、Verilog实现。
FIFO格雷码
24
数字信号处理（DSP）基础
定点数与浮点数、MAC操作、CORDIC算法原理、FIR/IIR滤波器结构。
DSP滤波器
25
FPGA中的DSP实现
利用DSP48实现乘法累加、分布式算法（DA）、FIR滤波器IP核使用。
DSP48DA
26
高速接口设计（一）
LVDS、SSTL、HSTL等IO标准，源同步接口（SDR/DDR）时序分析。
接口时序
27
高速接口设计（二）
SerDes与GTP/GTX收发器、PCIe、DDR3/4控制器基础。
SerDesPCIe
28
FPGA调试技术
ILA（集成逻辑分析仪）使用、VIO（虚拟IO）调试、触发条件设置、调试技巧。
调试ILA
29
FPGA设计优化
面积优化（资源共享、逻辑复制）、速度优化（流水线、寄存器平衡）、功耗优化（门控时钟、操作数隔离）。
优化功耗
30
综合项目实战
基于FPGA的数字频率计/简易逻辑分析仪/信号发生器设计与实现（含需求分析、模块划分、编码、仿真、上板验证）。
实战项目