Retimer芯片选型与链路预算深度解析
📚 共计 30 章节
01
Retimer芯片概述
什么是Retimer？Retimer与Redriver的区别，Retimer在高速链路中的核心作用。
基础
概念
02
Retimer工作原理
CDR（时钟数据恢复）机制，信号重构与抖动消除，协议感知与转发模式。
CDR
抖动
03
关键性能指标（一）
数据速率支持范围（如1Gbps-112Gbps PAM4），通道数（1-16通道），功耗与封装。
速率
通道
04
关键性能指标（二）
输入灵敏度与输出摆幅，抖动容限与抖动传递，回波损耗与串扰抑制。
灵敏度
回波损耗
05
主流厂商与产品线（一）
TI（德州仪器）Retimer产品线分析，如DS280BR810、DS320PR810系列。
TI
DS280BR810
06
主流厂商与产品线（二）
Intel（Altera）Retimer产品线分析，如PM8540、PM8640系列。
Intel
PM8540
07
主流厂商与产品线（三）
Microchip（微芯）Retimer产品线分析，如ZL307xx系列。
Microchip
ZL307xx
08
主流厂商与产品线（四）
Renesas（瑞萨）与Maxim（美信）Retimer产品线对比。
Renesas
Maxim
09
链路预算基础概念
什么是链路预算？插入损耗、回波损耗、串扰、噪声预算。
链路预算
插入损耗
10
链路预算模型建立
发射端（Tx）参数，信道（Channel）参数，接收端（Rx）参数。
Tx
Rx
信道
11
IBIS-AMI模型应用
IBIS-AMI模型简介，如何获取与使用Retimer的IBIS-AMI模型。
IBIS-AMI
仿真
12
通道仿真与眼图分析
使用ADS/HFSS进行通道仿真，眼图张开度与误码率（BER）的关系。
ADS
眼图
BER
13
Retimer选型流程（一）
需求分析——速率、距离、协议（PCIe、以太网、SAS）。
选型
PCIe
以太网
14
Retimer选型流程（二）
功耗与散热约束，封装与PCB布局兼容性。
功耗
散热
封装
15
Retimer选型流程（三）
成本与供应链评估，第二供应商策略。
成本
供应链
16
PCIe 5.0/6.0 Retimer选型
PCIe 5.0（32Gbps）与PCIe 6.0（64Gbps PAM4）的Retimer需求。
PCIe 5.0
PCIe 6.0
17
以太网Retimer选型
100G/400G/800G以太网Retimer，如IEEE 802.3ck标准。
以太网
400G
802.3ck
18
SAS/SATA Retimer选型
SAS 4.0（24Gbps）与SAS 5.0（48Gbps）的Retimer应用。
SAS
SATA
19
Retimer配置与调试
I2C/SPI配置接口，片上寄存器编程，自适应均衡调优。
I2C
SPI
均衡
20
信号完整性测试验证
BERT误码率测试，眼图模板测试，抖动分离分析。
BERT
眼图模板
抖动
21
热管理与可靠性
Retimer芯片的结温计算，散热方案设计，MTBF评估。
热管理
MTBF
22
PCB设计要点（一）
Retimer的差分走线规则，阻抗控制，过孔优化。
差分走线
阻抗
23
PCB设计要点（二）
电源去耦与PDN设计，参考层分割与回流路径。
PDN
去耦
24
PCB设计要点（三）
Retimer与连接器/光模块的布局策略，Stub消除。
布局
Stub
25
多芯片级联场景
Retimer级联拓扑，累加抖动与噪声预算分配。
级联
抖动
26
Retimer与Redriver混合设计
何时混用？混合拓扑的链路预算计算。
混合设计
Redriver
27
案例实战（一）
25Gbps以太网链路——Retimer选型与预算分析。
25Gbps
实战
28
案例实战（二）
PCIe 5.0 x16链路——Retimer选型与仿真验证。
PCIe 5.0
仿真
29
案例实战（三）
400G QSFP-DD光模块链路——Retimer选型与调试。
400G
QSFP-DD
30
未来趋势
112Gbps PAM4 Retimer技术，Chiplet与Co-Packaged Optics中的Retimer角色。
112Gbps
Chiplet