01
信号完整性基础
什么是信号完整性？反射、串扰、损耗三维度理解SI本质。
反射串扰损耗
02
Switch芯片SI特性
I/O结构、驱动能力、输出阻抗、压摆率控制等关键参数。
驱动阻抗压摆率
03
Retimer芯片SI特性
CDR、CTLE/DFE均衡、时钟恢复与信号重构机制。
CDRCTLEDFE
04
协同设计必要性
PCIe 5.0/6.0、USB4高速协议衰减容忍度分析。
PCIeUSB4衰减
05
通道损耗预算
Tx到Rx链路损耗分配，插入损耗与回波损耗平衡。
链路预算回波损耗
06
PCB叠层与材料选择
M6/M7/M8板材，叠层结构对阻抗与损耗的影响。
M8叠层阻抗
07
阻抗控制实战
单端50Ω/差分100Ω，参考层连续性及踩坑实录。
50Ω100Ω参考层
08
差分对布线规则
等长、间距、耦合、过孔换层黄金法则与误区。
等长耦合过孔
09
过孔设计与优化
残桩、过孔阻抗、背钻技术减少信号反射。
背钻残桩反射
10
AC耦合电容选型与布局
0402/0201封装、容值、焊盘优化及放置位置。
AC耦合0402布局
11
Retimer放置策略
靠近Switch还是Connector？最优拓扑分析。
拓扑放置
12
时钟分配与抖动
参考时钟抖动要求、时钟树、Retimer抖动抑制。
抖动时钟树
13
电源完整性基础
PDN阻抗目标、去耦电容选型与VRM协同。
PDN去耦VRM
14
Switch与Retimer电源域设计
核电压、IO电压、PLL独立供电与噪声隔离。
电源域PLL隔离
15
PI对SI的影响
电源噪声耦合到信号路径，纹波导致误码率飙升。
电源噪声误码率
16
仿真前准备
IBIS-AMI模型理解、参数设置与工具链选择。
IBIS-AMIADSHFSS
17
通道仿真实战
S参数→时域仿真，眼图、浴盆曲线、BER评估。
眼图浴盆曲线BER
18
Retimer均衡参数调优
CTLE增益、DFE抽头系数，仿真与实测关联。
CTLEDFE调优
19
串扰分析与抑制
NEXT/FEXT，带状线/微带线差异及屏蔽措施。
NEXTFEXT屏蔽
20
EMI/EMC考虑
高速开关噪声、共模滤波与屏蔽设计。
EMI共模屏蔽
21
测试与验证
眼图、TDR、误码率测试验证仿真结果。
TDR眼图误码率
22
合规性测试
PCIe Compliance、USB-IF，Retimer角色。
合规PCIeUSB-IF
23
调试与排障
阻抗失配、电源噪声、时钟抖动系统化排障。
排障阻抗噪声
24
多通道同步问题
多lane skew控制，Retimer lane-to-lane去偏斜。
skew去偏斜多lane
25
热设计对SI的影响
温度对PCB损耗、驱动能力影响，散热与信号质量平衡。
热损耗散热
26
成本与性能权衡
PCB材料、连接器、Retimer成本对比与最优选型。
成本选型权衡
27
案例1：PCIe 5.0 Switch+Retimer
从需求分析到量产的全流程SI设计复盘。
PCIe5.0案例量产
28
案例2：USB4 Retimer设计
Type-C接口下信号完整性挑战与解决方案。
USB4Type-C案例
29
案例3：100G以太网Switch设计
PAM4调制下SI设计要点与Retimer应用。
100GPAM4以太网
30
未来趋势
PCIe 6.0 PAM4、224Gbps SerDes、AI驱动SI优化。
PAM4224GAI