01
课程导论
FPGA为什么能加速AI？FPGA vs GPU vs ASIC对比，课程整体路线图。
概览对比
02
AI推理基础
神经网络核心概念（卷积、池化、全连接），量化与定点数基础。
神经网络量化
03
FPGA开发环境搭建
Vivado/Vitis安装，开发板选型（Zynq/Artix），第一个LED工程。
环境入门
04
Verilog基础速通
模块化设计，组合逻辑与时序逻辑，状态机实战。
Verilog状态机
05
AXI总线协议
AXI4-Stream与AXI4-Lite，时序图解析，握手信号实现。
总线时序
06
卷积运算的硬件实现
行缓冲器设计，滑动窗口，乘加树（MAC Array）。
卷积MAC
07
池化与激活函数
Max Pooling硬件实现，ReLU/Lookup Table实现。
池化激活
08
全连接层加速
矩阵乘法优化，数据复用策略，乒乓操作。
全连接乒乓
09
量化与定点数设计
INT8量化原理，定点数乘法器，截位与饱和处理。
INT8定点
10
数据流架构
流水线设计，层间乒乓，控制通路与数据通路分离。
流水线架构
11
DDR与带宽优化
DDR控制器接口，Burst传输，数据预取策略。
DDR带宽
12
Vivado HLS入门
HLS vs RTL，C/C++综合，流水线与数组优化。
HLS综合
13
HLS实现卷积层
使用HLS实现卷积IP，接口综合，性能调优。
卷积IP调优
14
Vitis AI工具链
DNN编译器，量化工具链，DPU核部署。
Vitis AIDPU
15
DPU架构详解
DPU内部结构，指令集，配置参数。
DPU指令集
16
模型编译与量化
Pytorch/TensorFlow模型转XModel，校准数据集。
量化XModel
17
DPU部署实战
Vitis AI Runtime API，C++/Python推理代码。
部署Runtime
18
自定义IP集成
Vivado Block Design，AXI Interconnect，地址映射。
IP集成Block Design
19
软硬件协同仿真
RTL仿真与C仿真，Co-Simulation流程，波形调试。
仿真协同
20
时序约束与优化
时钟域分析，关键路径优化，布局布线技巧。
时序约束
21
资源利用率优化
LUT/BRAM/DSP平衡，资源共享，面积换速度。
资源优化
22
功耗分析与优化
动态功耗计算，时钟门控，数据使能策略。
功耗门控
23
多核与异构计算
多DPU核协同，CPU+FPGA异构调度。
多核异构
24
经典模型部署实战
ResNet-50/YOLOv5s在FPGA上的部署。
ResNetYOLO
25
性能评估与调优
FPS/TOPS/延迟计算，Profiling工具，瓶颈分析。
性能Profiling
26
调试与验证技巧
ILA核使用，Vivado Logic Analyzer，常见Bug排查。
调试ILA
27
高级优化技术
Winograd卷积，稀疏化加速，剪枝后处理。
Winograd稀疏
28
FPGA云部署
AWS F1实例，OpenCL框架，云端推理流水线。
云AWS
29
边缘端部署
Zynq MPSoC，Jetson对比，低功耗设计。
边缘低功耗
30
课程总结与展望
RISC-V+FPGA趋势，存算一体，未来方向。
趋势存算一体