01
Aurora协议概述
什么是Aurora协议 · 应用场景 · 优势与局限性
基础概念
02
Aurora核架构解析
发送端/接收端架构 · 时钟复位 · AXI4-Stream接口
架构接口
03
Vivado中Aurora IP核配置
IP Catalog · Core Configuration · GT Selection & Line Rate
Vivado配置
04
Aurora核生成与例化
IP核输出产物 · 顶层例化 · 时钟复位连接
例化集成
05
Aurora核仿真验证
Testbench框架 · 激励生成 · 接收数据检查
仿真验证
06
初始化与通道对齐
初始化序列 · 通道绑定对齐 · 初始化标志检查
初始化对齐
07
AXI4-Stream接口详解
tdata/tvalid/tready · tkeep/tlast · 背压处理
接口握手
08
数据发送逻辑设计
发送FIFO · 数据打包帧封装 · 发送状态机
发送逻辑
09
数据接收逻辑设计
接收FIFO · 解包帧解析 · 接收状态机
接收逻辑
10
流量控制机制
FC机制 · XON/XOFF · 用户自定义流控
流控FC
11
错误处理与调试
CRC校验 · 硬/软错误 · 错误计数器
调试错误
12
时钟架构详解
REFCLK要求 · 收发时钟域 · 跨时钟域同步
时钟同步
13
复位策略
复位源 · 时序要求 · 初始化等待
复位时序
14
GT(Gigabit Transceiver)配置
GTH/GTY · 预加重均衡 · TX/RX极性翻转
GT高速
15
共享逻辑与独立逻辑
共享逻辑作用 · 独立逻辑场景 · 选择策略
架构逻辑
16
多通道绑定
通道绑定原理 · skew补偿 · 数据对齐
多通道绑定
17
环回测试(Loopback)
近端PCS/PMA · 远端环回 · 仿真与上板
测试环回
18
DRP动态重配置接口
DRP时序 · 动态调整GT · 在线修改线速率
DRP动态
19
S_AXI_LITE配置接口
寄存器映射 · 读取状态 · 动态配置
AXI-LITE配置
20
Status与Debug端口
状态信号 · Debug端口 · ChipScope/ILA
调试状态
21
时序约束
输入/输出延迟 · 跨时钟域 · 异步复位
时序约束
22
功耗优化
GT功耗模式 · 时钟门控 · 关闭未用通道
功耗优化
23
板级设计要点
PCB走线 · 电源去耦 · 参考时钟布线
PCB硬件
24
与其它协议核互联
AXI4-Stream Interconnect · DMA/Bridge · PCIe协同
互联系统
25
常见问题与解决方案
初始化失败 · 链路不稳 · 误码率高 · 带宽不达标
FAQ调试
26
版本演进与迁移
7系列 vs UltraScale · Vivado兼容 · 迁移注意
版本迁移
27
仿真模型与硬件协同
仿真模型加速 · HIL设置 · 回读比对
协同HIL
28
定制化修改
修改IP核源码 · 自定义控制 · 扩展接口
定制高级
29
实践案例一：高速数据采集
基于Aurora的高速数据采集系统设计
案例采集
30
实践案例二：多板卡分布式处理
基于Aurora的多板卡分布式系统设计
案例分布式