01
串行收发器概述
什么是高速串行收发器？为什么需要它？与传统并行接口的对比。
基础概念
02
SerDes基础原理
PCS层与PMA层架构解析，8B/10B编码与64B/66B编码原理。
编码架构
03
Xilinx 7系列GTX/GTH
GTX与GTH的区别，7系列收发器内部结构（PLL、TX/RX路径）。
Xilinx7系列
04
时钟架构与参考时钟
参考时钟的选择与布局，QPLL与CPLL的区别与配置。
时钟PLL
05
收发器初始化与复位
复位序列详解（PLL复位、TX复位、RX复位），初始化状态机。
复位状态机
06
TX路径配置
发送缓冲器、串行化器、预加重与去加重设置。
发送均衡
07
RX路径配置
接收均衡器（CTLE、DFE）、CDR工作原理与锁定过程。
接收CDR
08
8B/10B编码实战
编码原理、游程长度控制、逗号码检测与字对齐。
编码对齐
09
64B/66B编码与扰码
编码效率分析，加扰/解扰原理，同步头机制。
扰码效率
10
弹性缓冲与时钟修正
时钟域跨越，弹性缓冲深度设置，时钟修正序列插入。
缓冲时钟
11
PRBS测试与误码率
PRBS生成器/校验器配置，误码率测试方法，眼图分析。
测试眼图
12
IBERT工具使用
IBERT IP核配置，在线调试与眼图扫描，链路裕量评估。
调试IBERT
13
高速PCB设计要点
差分阻抗控制，AC耦合电容选择，过孔与走线优化。
PCB信号完整性
14
电源完整性
收发器供电要求，电源噪声对抖动的影响，去耦电容布局。
电源噪声
15
抖动分析与测量
随机抖动与确定性抖动，TIE与相位噪声，抖动容限测试。
抖动测量
16
协议层适配
Aurora协议简介，与收发器原语的接口设计。
协议Aurora
17
PCIe物理层适配
PCIe Gen1/2/3的收发器配置要点，链路训练状态机。
PCIe物理层
18
SATA/SAS物理层适配
OOB信号检测，扩频时钟兼容性。
SATAOOB
19
千兆以太网适配
SGMII与1000BASE-X的收发器配置，自动协商机制。
以太网SGMII
20
多通道同步
通道绑定（Channel Bonding）原理，确定性延迟实现。
同步绑定
21
动态重配置端口
DRP接口时序，动态调整收发器参数。
DRP动态
22
收发器调试技巧
常见故障排查（失锁、误码、眼图闭合），逻辑分析仪抓取。
调试故障
23
温度与电压补偿
片上传感器读取，自适应均衡与预加重调整。
补偿自适应
24
低功耗模式设计
TX/RX独立关断，PLL休眠模式，功耗优化策略。
低功耗休眠
25
跨时钟域设计
收发器用户时钟域与逻辑时钟域的同步，异步FIFO设计。
跨时钟FIFO
26
高速接口仿真
IBIS-AMI模型使用，通道仿真与眼图预测。
仿真IBIS
27
FPGA间通信实例
基于Aurora的板间通信，回环测试与吞吐量验证。
Aurora回环
28
SFP+光模块适配
SFP+控制接口（I2C），模块诊断与链路监控。
SFP+I2C
29
收发器IP核定制
Vivado中收发器IP的图形化配置，参数导出与复用。
IP核Vivado
30
综合项目实战
8Gbps视频传输系统设计，从配置到调试全流程。
项目视频