01
低功耗设计概论
为什么需要低功耗？功耗的组成（动态、静态、短路），低功耗设计的挑战与趋势。
概论趋势
02
功耗分析基础
功耗计算公式（P=CV²f），工艺节点对功耗的影响，功耗分析工具介绍。
公式工艺
03
多阈值电压 (Multi-Vt) 技术
高阈值（HVT）、标准阈值（SVT）、低阈值（LVT）单元的选择策略与版图实现。
阈值版图
04
时钟门控 (Clock Gating)
时钟门控的原理，集成时钟门控（ICG）单元，版图级时钟树综合的功耗优化。
时钟ICG
05
电源门控 (Power Gating)
电源开关单元（Header/Footer），休眠模式与唤醒机制，电源门控的版图规划。
电源门控唤醒
06
多电压域 (Multi-Voltage Domain)
电压域划分原则，电平转换器（Level Shifter）的插入与版图布局。
电压域Level Shifter
07
动态电压频率调整 (DVFS)
DVFS工作原理，电压调节器布局，版图设计中的电压岛规划。
DVFS电压岛
08
衬底偏置技术 (Substrate Biasing)
正向偏置（FBB）与反向偏置（RBB），衬底接触的版图设计。
FBBRBB
09
版图设计中的电源网络规划
电源地网络（PG）设计，IR Drop分析与优化，电迁移（EM）规则。
PGIR Drop
10
标准单元库的低功耗设计
低功耗标准单元库特征，单元高度与驱动强度选择，库的功耗建模。
标准单元建模
11
物理综合中的低功耗策略
综合阶段的功耗优化，门级尺寸调整（Gate Sizing），引脚交换（Pin Swapping）。
综合Gate Sizing
12
时钟树综合 (CTS) 的低功耗设计
时钟树结构选择，时钟缓冲器类型选择，时钟屏蔽（Clock Shielding）。
CTS屏蔽
13
布线阶段的低功耗优化
减少耦合电容，长线驱动优化，屏蔽线插入策略。
布线耦合
14
静态时序分析 (STA) 与功耗权衡
建立时间与保持时间，功耗-性能-面积（PPA）权衡，时序松弛与功耗优化。
STAPPA
15
功耗估算与签核 (Power Sign-off)
功耗仿真流程，向量生成与功耗分析，功耗签核标准。
签核仿真
16
热感知版图设计
热分布分析，热点缓解技术，热通孔（Thermal Via）的插入。
热Thermal Via
17
低功耗设计中的特殊单元
去耦电容（Decap），隔离单元（Isolation Cell），保持寄存器（Retention Register）。
DecapIsolation
18
层次化设计中的低功耗管理
模块级功耗约束，顶层功耗规划，跨域功耗优化。
层次化跨域
19
低功耗版图设计中的EDA工具
Synopsys PrimeTime PX，Cadence Voltus，Ansys RedHawk。
EDAPrimeTime
20
FinFET工艺下的低功耗版图设计
FinFET结构特点，鳍共享与功耗优化，FinFET版图规则。
FinFET鳍共享
21
SOI工艺的低功耗版图设计
SOI衬底优势，部分耗尽（PD-SOI）与全耗尽（FD-SOI），体接触设计。
SOIFD-SOI
22
存储器 (SRAM) 的低功耗版图设计
SRAM单元结构，读写辅助电路，存储器功耗优化技术。
SRAM读写辅助
23
模拟与混合信号电路的低功耗版图设计
模拟电路噪声隔离，混合信号地弹噪声，电源域分割。
混合信号噪声隔离
24
低功耗版图设计中的DFM
光刻友好布局，CMP平坦化，通孔优化。
DFMCMP
25
低功耗版图设计中的可靠性设计
ESD保护电路布局，闩锁效应（Latch-up）预防，天线效应修复。
ESDLatch-up
26
低功耗版图设计中的寄生参数提取
寄生电容与电阻，寄生对功耗的影响，后仿真验证。
寄生后仿真
27
低功耗版图设计中的ECO
功能ECO与功耗ECO，金属层变更策略，快速ECO流程。
ECO金属层
28
低功耗版图设计项目实战（一）
项目规格定义，功耗预算分配，版图规划与Floorplan。
实战Floorplan
29
低功耗版图设计项目实战（二）
Placement与CTS优化，布线实现，功耗分析与收敛。
Placement收敛
30
低功耗版图设计项目实战（三）
物理验证（DRC/LVS），功耗签核，流片前检查清单。
DRC/LVS流片