01
DDR5/LPDDR5概述
内存技术演进路线 · DDR5与LPDDR5核心差异 · 控制器设计面临的挑战
演进对比
02
银行分组架构
8/16 Bank Group设计原理 · Bank Group与Bank寻址映射 · 读写并行度分析
Bank Group并行
03
命令调度引擎
命令队列管理 · 优先级仲裁策略 · Bank状态机设计
调度状态机
04
时序参数详解
tCK、tRCD、tCL、tWR、tRFC等关键时序 · 时序计算与约束
tRCDtCLtRFC
05
读写路径优化
数据掩码 · DQS/DQ时序校准 · Write Leveling与Read Leveling
LevelingDQS
06
刷新管理机制
All-Bank Refresh与Per-Bank Refresh · 刷新调度策略 · 温度补偿刷新
刷新温度补偿
07
ODT与信号完整性
片上端接配置 · 动态ODT切换 · 信号质量优化
ODT信号完整性
08
电源管理
VDD/VDDQ供电设计 · Deep Sleep模式 · Self-Refresh控制
低功耗Self-Refresh
09
ECC与数据完整性
On-die ECC · Side-band ECC · CRC校验实现
ECCCRC
10
DFI接口协议
DFI 5.0/5.1规范 · PHY与控制器接口 · 时序对齐
DFIPHY
11
Training与校准
ZQ校准 · CA Training · Read/Write Training流程
ZQTraining
12
低延迟设计
Critical Word First · Write Combining · Read-Modify-Write
延迟CWF
13
多端口控制器设计
AXI/CHI接口适配 · 跨时钟域处理 · 一致性维护
AXICHI
14
QoS与带宽分配
优先级分组 · 带宽监控 · 反压机制
QoS反压
15
验证与测试
UVM验证环境 · 时序仿真 · 硬件调试技巧
UVM调试
16
DDR5新特性
Decision Feedback Equalization · PAM4信号 · Sub-channels
DFEPAM4
17
LPDDR5新特性
WCK差分时钟 · Link ECC · DVFS动态调压
WCKDVFS
18
命令重排序
Reorder Buffer设计 · 写合并策略 · 读优先调度
重排序写合并
19
地址映射优化
Row/Column/Bank/Bank Group映射策略 · Page Policy设计
映射Page Policy
20
时序收敛技巧
Setup/Hold优化 · Clock Skew管理 · PVT补偿
时序收敛PVT
21
功耗优化
Clock Gating · Power Gating · 动态频率调整
Clock GatingPower Gating
22
DFD与可测试性
MBIST · Scan Chain · ATPG覆盖
MBISTATPG
23
协议层解析
ACTIVATE、READ/WRITE、PRECHARGE、REFRESH命令详解
命令协议
24
时序违例处理
Violation检测 · 动态时序调整 · Error Recovery
违例恢复
25
多Die封装
3D堆叠 · TSV技术 · Die间通信
3DTSV
26
CXL与内存池化
CXL.mem协议 · 内存扩展 · 共享内存架构
CXL池化
27
AI加速器内存需求
高带宽需求 · Tensor Core适配 · HBM与DDR对比
AIHBM
28
安全特性
内存加密 · Secure Boot · 防侧信道攻击
加密安全
29
未来演进
DDR6展望 · LPDDR6趋势 · 新型存储技术
DDR6展望
30
综合实战
从Spec到RTL实现 · 性能评估 · 流片经验分享
RTL流片