RISC-V 开源处理器核移植与定制
🎒 30章完整目录
v1.0
01
RISC-V 前世今生
指令集架构发展史
设计哲学
开源生态概览
02
RISC-V 基础指令集
RV32I整数指令
指令编码格式
汇编入门
03
RISC-V 扩展指令集
M乘除法
F/D浮点
A原子
C压缩
04
Rocket Chip 框架
Chisel语言入门
生成器架构
TileLink总线
05
Rocket 核微架构
五级流水线
分支预测/BTB/RAS
L1 I/D Cache
06
Boom 核微架构
超标量乱序
ROB
保留站
物理寄存器
07
VexRiscv 核
Scala可配置
流水线级数可配
外设集成
08
PicoRV32 核
极致精简
面积优化
FPGA软核
09
SERV 核
位串行实现
最小面积
嵌入式场景
10
CVA6 (Ariane) 核
64位应用级
Linux能力
多核扩展
11
开发环境搭建
GNU工具链
Verilator仿真
GTKWave
12
RTL 仿真验证
Testbench
Spike对比
覆盖率收集
13
FPGA 原型验证
Vivado/Vitis
Quartus
ILA/SignalTap
14
Rocket Chip 移植
修改配置参数
自定义Cache
调整流水线
15
添加自定义指令
自定义指令空间
译码器/执行单元
修改编译器
16
CSR 寄存器定制
新增自定义CSR
机器/用户模式
权限控制
17
中断控制器定制
CLINT/PLIC
自定义中断源
优先级管理
18
总线接口定制
TileLink转AXI
自定义协议
多核一致性
19
Cache 子系统定制
替换策略
写策略
预取器
20
MMU 定制
Sv32/Sv39/Sv48
TLB设计
硬件页表遍历
21
功耗优化
时钟门控
操作数隔离
DVFS
功耗仿真
22
面积优化
资源共享
流水线平衡
状态编码
综合策略
23
时序优化
关键路径分析
流水线插入
寄存器重定时
多周期路径
24
RISC-V 调试规范
JTAG接口
Debug Module
OpenOCD
25
Trace 与性能分析
指令Trace
性能计数器
Profiling
26
安全扩展
PMP
可信执行环境
侧信道防护
27
向量扩展 (V扩展)
向量寄存器
向量指令
向量化编译器
28
多核与一致性
缓存一致性
内存序模型
同步原语
29
SoC 集成
集成RISC-V核
外设总线矩阵
DMA
Boot流程
30
开源社区与贡献
RISC-V International
GitHub协作
PR流程
文档撰写