📘 RISC-V 架构 · 微设计
📚 30章
从基础到前沿
01
RISC-V 概述
起源与发展
设计哲学
对比其他ISA
02
基础指令集 RV32I
寄存器模型
整数运算
逻辑运算
移位
03
基础指令集 (续)
加载/存储
条件分支
无条件跳转
系统调用
04
特权架构
Machine/Supervisor/User
CSR
异常/中断
05
扩展指令集
M扩展(乘除)
F扩展(单精度)
D扩展(双精度)
C扩展(压缩)
06
内存模型与一致性
内存排序
原子操作A扩展
缓存一致性
07
向量扩展 (V扩展)
向量寄存器
指令格式
向量化编程
08
二进制接口 ABI
调用约定
栈帧布局
重定位与链接
09
RISC-V 工具链
GCC/LLVM
汇编器/链接器
Spike/QEMU
10
启动流程
复位向量
Bootloader
设备树DTB
11
微架构设计概述
微架构与ISA
流水线基础
性能指标
12
单周期处理器
数据通路
控制单元
RTL实现
13
多周期处理器
状态机控制
资源共享
性能分析
14
经典五级流水线
IF取指
ID译码
EX执行
MEM/写回
15
流水线冒险与解决
结构冒险
数据冒险(前递/停顿)
控制冒险(分支预测)
16
分支预测技术
静态预测
2-bit饱和计数器
BTB / RAS
17
乱序执行架构
保留站
ROB
寄存器重命名
18
超标量设计
多发射
指令窗口
提交逻辑
19
存储层次设计
Cache原理
直接/组相联/全相联
写策略/替换
20
Cache优化技术
多级Cache
预取
非阻塞Cache
写缓冲
21
MMU与虚拟内存
页表遍历
TLB设计
地址转换
22
中断与异常处理
精确异常
PLIC/CLINT
上下文切换
23
多核与一致性
MESI协议
目录协议
内存屏障
24
RISC-V调试架构
调试模块DM
硬件断点
JTAG接口
25
低功耗设计技术
时钟门控
电源门控
DVFS
26
RISC-V安全扩展
PMP
TEE
指针认证
27
AI加速应用
矩阵扩展
自定义协处理器
V扩展实战
28
IoT领域实践
低功耗内核
外设接口
实时性保障
29
RISC-V开源生态
Chisel/SpinalHDL
Chipyard
OpenSBI
30
RISC-V未来展望
Zce/Zvk扩展
RVA/RVB规范
中国产业现状