🔬 FPGA在线调试 & 逻辑分析仪实战
📘 30章 · 从入门到高阶
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友好色系 · 轻松学调试
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01
逻辑分析仪基础
什么是逻辑分析仪 · 与示波器区别 · 核心指标
采样率
通道数
存储深度
02
FPGA内部调试原理
片上调试核心思想 · 资源占用 · 时序影响
资源分析
时序
03
Vivado ILA IP核详解
ILA配置 · 探针连接 · 触发条件 · 数据窗口
ILA
探针
触发
04
Vivado VIO IP核详解
VIO配置 · 虚拟输入输出 · 与ILA协同
VIO
虚拟IO
05
System ILA与System VIO
Block Design中使用 · AXI总线调试技巧
System ILA
AXI
06
触发条件高级设置
边沿/电平触发 · 序列触发 · 多级触发 · 位置
序列触发
多级
07
数据捕获与存储
采样深度 · 数据导出CSV/VCD · 波形格式
CSV
VCD
08
调试时钟域
跨时钟域挑战 · 异步捕获 · CDC调试实战
CDC
跨时钟
09
状态机调试
状态跳转监控 · 状态编码 · 死锁排查
FSM
死锁
10
AXI总线调试
AXI4/AXI4-Lite/AXI4-Stream · 握手 · 突发
AXI4
Stream
11
DDR内存接口调试
MIG IP核调试 · 读写命令 · 数据眼图
DDR
MIG
12
高速串行接口调试
SerDes调试 · 眼图 · 误码率 · 链路训练
SerDes
眼图
13
嵌入式逻辑分析仪原理
Xilinx ChipScope · Altera SignalTap 架构对比
ChipScope
SignalTap
14
SignalTap II逻辑分析仪
Altera/Intel平台配置 · 触发 · 采集实战
SignalTap II
Intel
15
在线调试流程
调试计划 · 探针插入 · 编译优化 · 迭代
流程
迭代
16
调试中的时序收敛
调试逻辑影响 · 保持时序约束 · 增量编译
时序收敛
增量编译
17
硬件触发与外部触发
外部触发IO · 多板同步 · 触发级联
外部触发
级联
18
调试脚本自动化
Tcl控制ILA/VIO · 批量采集 · 自动化测试
Tcl
自动化
19
数据后处理与分析
Python解析VCD · Matlab波形 · 数据挖掘
Python
Matlab
20
调试中的常见陷阱
探针过多 · 时钟门控 · 复位信号调试
陷阱
时钟门控
21
片上总线调试
Wishbone · Avalon · 自定义总线协议
Wishbone
Avalon
22
视频接口调试
HDMI/DVI · MIPI CSI/DSI · 视频时序验证
HDMI
MIPI
23
以太网接口调试
GMII/RGMII · MAC层 · PHY管理接口
以太网
RGMII
24
PCIe接口调试
链路训练监控 · TLP包分析 · DMA传输
PCIe
TLP
25
ADC/DAC接口调试
JESD204B · SPI/LVDS · 数据对齐验证
JESD204B
LVDS
26
多FPGA系统调试
跨FPGA同步 · 分布式触发 · 全局时钟
多FPGA
同步
27
功耗调试
动态功耗监测 · 时钟门控 · 电源完整性
功耗
电源完整性
28
调试IP核开发
自定义调试IP · AXI4-Stream调试桥 · 数据压缩
IP核
调试桥
29
远程调试技术
网络远程调试 · JTAG over Ethernet · 云平台
远程
JTAG
30
综合调试案例
问题定位到修复 · 调试报告 · 经验方法论
案例
方法论